위상동기회로

3. 기본 동작

PLL(위상 동기 루프)은 기준 주파수가 되는 입력 신호와 전압 제어 발진기(VCO) 출력의 피드백 신호 간의 위상차를 VCO에 입력하여, 입력 신호와 출력 신호의 위상을 동기화하는 회로이다.

• PLL 주파수 신디사이저: VCO 출력 신호를 분주하여 입력 신호 주파수를 임의의 정수배^[24]로 높인 신호를 만들 수 있다. 이를 (주파수) 체배(逓倍)^[25]라고 한다. 이 분주비를 가변으로 한 것을 "PLL주파수 신디사이저"라고 부른다.
• FM 복조기・국부 발진의 조정: 분주기 없이 위상과 주파수가 같은 출력을 얻는다.

3. 1. 구성 요소

• '''위상 검출기 (Phase Detector, PD / Phase Frequency Detector, PFD)'''^[26]: 입력된 두 신호의 위상차 또는 주파수 차이를 전압으로 변환하여 출력한다. 아날로그 PLL에서는 아날로그 곱셈기가, 디지털 PLL에서는 배타적 논리합과 차지 펌프 등으로 구성된다.^[18]
• '''루프 필터 (Loop Filter)''': 귀환 루프의 필터로 저역 통과 필터(Low-Pass Filter)를 사용한다. 피드백 회로에서 발생할 수 있는 불필요한 단주기 변동을 차단하여 안정성을 높인다.^[27]
• '''전압 제어 발진기 (Voltage-Controlled Oscillator, VCO)'''^[27]: 입력된 전압에 따라 출력 주파수를 제어할 수 있는 회로이다. 일반적으로 바리캡(가변 용량 다이오드)을 사용하여 정전 용량 변화로 발진 주파수를 제어한다.
• '''분주기 (Divider)''': 입력된 주파수를 정수배로 분주하여 출력하는 회로이다. PLL에 입력된 기준 신호의 주파수를 정확한 배율로 높여 출력하는 데 사용된다.^[24] 분주비를 외부 제어에 의해 가변함으로써 출력 주파수를 제어할 수 있다.

3. 2. PLL의 종류

• 아날로그 PLL (APLL): 위상 검출기는 아날로그 곱셈기이며, 루프 필터는 능동 필터 또는 수동 필터이다. 전압 제어 발진기(VCO)를 사용한다. 루프 필터가 원점에 정확히 하나의 극점을 가진 전달 함수를 갖는 경우 ''II형''이라고 한다.^[1]
• 디지털 PLL (DPLL): 디지털 위상 검출기(예: XOR 게이트, 에지 트리거 JK 플립플롭, 위상 주파수 검출기)를 가진 아날로그 PLL이다. 루프에 디지털 분주기가 있을 수 있다.^[1]
• 전(全) 디지털 PLL (ADPLL): 위상 검출기, 필터 및 발진기가 모두 디지털이다. 수치 제어 발진기(NCO)를 사용한다.^[1]
• 소프트웨어 PLL (SPLL): 기능 블록이 특수 하드웨어 대신 소프트웨어로 구현된다.^[1]
• 신경 PLL (NPLL): 위상 검출기는 신경 비선형성에 의해 구현되고, 발진기는 속도 제어 진동 뉴런에 의해 구현된다.^[11]
• 전하 펌프 PLL (CP-PLL): 위상 주파수 검출기 및 사각 파형 신호를 갖는 위상 동기 루프의 수정된 형태이다.^[1]

4. 응용 분야

위상 동기 루프(PLL)는 다양한 분야에서 활용된다.

• 주파수 합성 (Frequency Synthesis): 기준 주파수의 정수배 또는 유리수배 주파수를 생성한다. 이동통신 기지국, 무선 통신 시스템 등에서 널리 사용된다.^[13]
• 클럭 복구 (Clock Recovery): 디스크 드라이브나 광통신과 같이 데이터 스트림에서 클럭 신호를 추출하는 데 사용된다.^[14]
• 지터 및 노이즈 감소 (Jitter and Noise Reduction): 클럭 신호의 지터 및 노이즈를 줄여 신호 품질을 개선한다.
• AM 복조 (AM Detection): 진폭 변조(AM) 신호를 동기적으로 복조한다. PLL은 수신된 AM 신호의 반송파 위상과 주파수를 복구하여 복조된 출력을 얻는다. PLL AM 검출기는 높은 수준의 선택도와 잡음 내성을 가지지만, AM 신호의 변조 깊이가 100%인 경우 루프가 잠금을 잃을 수 있다.^[15]
• FM 복조 (FM Demodulation): 주파수 변조(FM) 신호를 복조한다. PLL을 FM 복조기로 구성하여 VCO의 제어 전압을 FM 복조 출력으로 사용한다.^[13]
• 클럭 분배 (Clock Distribution): 시스템 내 여러 부분에 클럭 신호를 동기화하여 전달한다.
• 스프레드 스펙트럼 (Spread Spectrum): 전자 시스템에서 발생하는 불필요한 전파 방출을 줄이기 위해 사용된다. 작동 주파수를 약간 변경하여 간섭을 넓은 스펙트럼에 분산시킨다.
• 계통 연계 인버터 (Grid-Connected Inverter): 태양광 발전 시스템과 같은 분산 전원에서 전력망에 전력을 공급하거나 흡수하는 데 사용된다.
• 주파수 편이 변조(FSK) 복조: 디지털 데이터 통신 및 컴퓨터 주변 장치에서 바이너리 데이터를 복조하는데 사용된다.
• 모뎀 및 통신, 원격 제어를 위한 톤 신호 복조
• DC 모터 드라이브
• 디지털 무선 통신 시스템(GSM, CDMA 등)에서 PLL은 전송 중 국부 발진기 상향 변환과 수신 중 하향 변환을 제공하는 데 사용된다.
• 분주기를 사용하지 않는 위상 동기 회로는 높은 반송파 주파수와 좁은 사용 대역의 무선 시스템에서 국부 발진기의 조정에도 사용된다.

5. 성능 파라미터

• '''주파수 범위:'''
• '''유지 범위''' (Hold-in Range): PLL이 이미 동기화된 상태에서 주파수 변화를 추적할 수 있는 범위이다.^[12]
• '''인입 범위''' (Pull-in Range): PLL이 아직 동기화되지 않은 상태에서 동기화를 시작할 수 있는 범위이다.^[12]
• '''록인 범위''' (Lock-in Range): PLL이 빠르게 동기화를 획득할 수 있는 범위이다.^[12]
• 가드너의 록인 범위 문제, 이건의 유형 II APLL 인입 범위에 대한 추측, 비터비의 PLL 범위 일치에 대한 문제 참조.
• '''루프 대역폭 (Loop Bandwidth):''' 제어 루프의 속도를 나타낸다.
• '''과도 응답 (Transient Response):''' 오버슈트 및 특정 정확도(예: 50ppm)에 도달하기까지의 정착 시간과 관련된다.
• '''정상 상태 오차 (Steady-State Error):''' PLL이 동기화된 후에도 남아있는 위상 또는 타이밍 오차를 의미한다.
• '''출력 스펙트럼 순도 (Output Spectrum Purity):''' 전압 제어 발진기(VCO) 튜닝 전압 리플로 인해 생성되는 측대역과 관련된다.
• '''위상 잡음 (Phase Noise):''' 특정 주파수 대역(예: 반송파에서 10kHz 오프셋)에서의 잡음 에너지로 정의되며, VCO 위상 잡음 및 PLL 대역폭 등에 크게 영향을 받는다.^[16]

참조

_[1] 서적 Horologium Oscillatorium https://archive.org/[...] F. Muguet 1673
_[2] 서적 The Theory of Sound https://archive.org/[...] Macmillan 1896
_[3] 간행물 Acoustical notes — VII https://books.google[...] 1907
_[4] 간행물 On some experiments in which two neighbouring maintained oscillatory circuits affect a resonating circuit 1919
_[5] 간행물 British Patent Specifications 1920-02-17
_[6] 간행물 The automatic synchronization of triode oscillators https://archive.org/[...] 1923
_[7] 간행물 La réception synchrone 1932-06
_[8] 특허 Synchronizing system http://patimg1.uspto[...] 1932-09-29
_[9] 웹사이트 Notes for a University of Guelph course describing the PLL and early history, including an IC PLL tutorial http://www.uoguelph.[...] 2009-02-24
_[10] 웹사이트 National Television Systems Committee Video Display Signal IO http://www.sxlist.co[...] Sxlist.com 2010-10-14
_[11] 학술 Phase locking as a new approach for tuned integrated circuits https://ieeexplore.i[...] 1969
_[12] 서적 Phase Locked Loops 6/e : Design, Simulation, and Applications: Design, Simulation, and Applications McGraw Hill Professional
_[13] 특허 Neuronal phase-locked loops 2003
_[14] 학술 Hold-in, pull-in, and lock-in ranges of PLL circuits: rigorous mathematical definitions and limitations of classical theory. IEEE
_[15] 학술 CIRED Porto Workshop 2022: E-mobility and power distribution systems https://digital-libr[...] Institution of Engineering and Technology 2022
_[16] 웹사이트 High-speed electrical signaling: overview and limitations http://www-vlsi.stan[...] IEEE Micro 1998-01-01
_[17] 서적 Radio Receiver Design CRC Press 1998
_[18] 서적 A Digital Phase Locked Loop based Signal and Symbol Recovery System for Wireless Channel Springer (India) Pvt. Ltd. (Part of Springer Scinece+Business Media)
_[19] 학술 Phase-Locked Loop (PLL) Fundamentals https://www.analog.c[...] 2018-07
_[20] 서적 A Digital Phase Locked Loop based Signal and Symbol Recovery System for Wireless Channel Springer (India) Pvt. Ltd. (Part of Springer Scinece+Business Media)
_[21] 학술 Analytical method for computation of phase-detector characteristic http://www.math.spbu[...]
_[22] 서적 ISSCS 2011 - International Symposium on Signals, Circuits and Systems
_[23] 서적 Principles of Coherent Communication McGraw-Hill 1966
_[24] 매뉴얼 CD74HC297 http://www.tij.co.jp[...] テキサスインスツルメンツ 2015-01-02
_[25] 매뉴얼 MC14046B http://www.onsemi.co[...] ON Semiconductor 2015-01-02
_[26] 문서
_[27] 문서
_[28] 문서
_[29] 문서
_[30] 문서
_[31] 문서
_[32] 웹사이트 完全デジタルPLL技術の動向 http://www.el.gunma-[...] 群馬大学 2009-11-25
_[33] 학술 完全デジタルPLL回路　ADPLLを学ぶ 2009-06-01