DDR5 SDRAM

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1. 개요
2. 역사적 배경
3. 주요 특징
4. 메모리 모듈
5. 오버클럭
6. 명령어 인코딩
- 6.1. 명령어 종류
7. 지원 현황
- 7.1. 인텔 (Intel)
- 7.2. AMD
참조

1. 개요

DDR5 SDRAM은 차세대 시스템 메모리 표준으로, 2012년부터 JEDEC에서 개발 논의가 시작되었다. DDR5는 DDR4에 비해 전압을 낮춰 소비 전력을 줄이고, 모듈당 2개의 메모리 채널을 지원하며, 온보드 전압 레귤레이터를 내장할 수 있다. 주요 특징으로는 온다이 오류 정정 코드(ECC) 탑재, 각 DIMM의 두 개의 독립적인 채널, 그리고 4800~6400 MT/s의 표준 속도를 지원하는 점이 있다. 2020년 7월에 JESD79-5, 2021년 10월에 JESD79-5A, 2022년 8월에 JESD79-5B 표준 규격이 릴리스되었다. 인텔의 12세대, 13세대, 14세대 CPU와 AMD의 라이젠 6000, 7000, 9000 시리즈 CPU에서 DDR5를 지원한다.

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DDR5 SDRAM
DDR5 SDRAM 정보
16 GiB DDR5-4800 1.1 V UDIMM
약칭	DDR5 SDRAM
이름	더블 데이터 레이트 5 동기식 동적 랜덤 액세스 메모리
개발	JEDEC
유형	동기식 동적 랜덤 액세스 메모리
세대	5세대
출시	2020년 7월 14일
표준	DDR5-4000 (PC5-32000) DDR5-4400 (PC5-35200) DDR5-4800 (PC5-38400) DDR5-5200 (PC5-41600) DDR5-5600 (PC5-44800) DDR5-6000 (PC5-48000) DDR5-6200 (PC5-49600) DDR5-6400 (PC5-51200) DDR5-6800 (PC5-54400) DDR5-7200 (PC5-57600) DDR5-7600 (PC5-60800) DDR5-8000 (PC5-64000) DDR5-8400 (PC5-67200) DDR5-8800 (PC5-70400)
클럭 속도	2,000–4,400 MHz
사이클 시간	16n 뱅크 구조
프리페치	4n
전송 속도	4.0–8.8 GT/s
대역폭	32.0–70.4 GB/s
전압	1.1 V 공칭 (실제 수준은 모듈 내 레귤레이터에 의해 조절됨)
이전 세대	DDR4 SDRAM (2014년)
다음 세대	DDR6 SDRAM

2. 역사적 배경

DDR5 SDRAM의 개발은 2019년 시점에서 현재 DDR4를 사용하는 대부분의 환경이 최종적으로 DDR5로 전환될 것으로 예상되면서 시작되었다. 데스크톱 및 서버(노트북은 대신 LPDDR5를 사용할 것으로 예상됨)에서 사용하기 위해서는 인텔 및 AMD의 CPU와 같은 통합 메모리 컨트롤러가 DDR5를 지원해야 했다. 2020년 6월 시점에서는 양사 모두 지원에 대한 공식 발표는 없었지만, 유출된 슬라이드에서는 인텔의 2021년 사파이어 래피즈 마이크로아키텍처에서 DDR5를 지원할 계획이 제시되었다.^[45] AMD의 포레스트 노로드는 AMD의 2020년 중반에 출시될 Zen 3 기반의 3세대 Epyc CPU는 계속 DDR4를 사용할 것이라고 밝혔다.^[46] 유출된 AMD의 내부 로드맵에서는 2022년 Zen 4 CPU 및 Zen 3+ APU에서 DDR5를 지원할 것으로 보고되었다.^[47]

2. 1. 개발 과정

2012년부터 JEDEC에서 DDR5에 대한 예비적인 논의가 시작되어 차세대 시스템 메모리로 개발이 진행되었다.^[35]

2017년 9월, 램버스가 작동하는 DDR5 DIMM을 발표했다.^[36] 2018년 11월 15일, SK하이닉스는 1.1V에서 5200MT/s로 작동하는 최초의 DDR5 RAM 칩 완성을 발표했다.^[37] 2019년 2월, SK하이닉스는 DDR5의 예비 규격으로 공식적으로 인정된 최고 속도인 6400MT/s의 칩을 발표했다.^[38] 일부 기업은 2019년 말까지 첫 제품을 시장에 출시할 계획이었다.^[39]

본 규격과는 무관한 노트북 및 스마트폰용 JEDEC의 규격인 LPDDR5(Low Power Double Data Rate 5)는 2019년 2월에 공개되었다.^[40]

DDR4와 비교하여 DDR5는 메모리 모듈의 전압을 1.1V로 낮춰 소비 전력을 줄인다. DDR5 모듈은 고속화를 실현하기 위해 온보드 전압 레귤레이터를 내장할 수 있지만, 내장으로 인해 비용이 증가하기 때문에 서버급 및 경우에 따라 하이엔드 소비자용 모듈에만 구현될 것으로 예상되었다.^[41] DDR5는 모듈당 51.2GB의 속도를 지원하며^[42], 모듈당 2개의 메모리 채널을 지원한다.^[43]^[44]

2019년 시점에서 현재 DDR4를 사용하는 대부분의 유스케이스는 최종적으로 DDR5로 전환될 것으로 일반적으로 예상된다. 데스크톱 및 서버(노트북은 대신 LPDDR5를 사용할 것으로 예상됨)에서 사용하기 위해서는 인텔 및 AMD의 CPU와 같은 통합 메모리 컨트롤러가 DDR5를 지원해야 한다. 2020년 6월 시점에서는 양사 모두 지원에 대한 공식 발표는 없었지만, 유출된 슬라이드에서는 인텔의 2021년 사파이어 래피즈 마이크로아키텍처에서 DDR5를 지원할 계획이 제시되었다.^[45] AMD의 포레스트 노로드는 AMD의 2020년 중반에 출시될 Zen 3 기반의 3세대 Epyc CPU는 계속 DDR4를 사용할 것이라고 밝혔다.^[46] 유출된 AMD의 내부 로드맵에서는 2022년 Zen 4 CPU 및 Zen 3+ APU에서 DDR5를 지원할 것으로 보고되었다.^[47]

표준 규격 JESD79-5는 2020년 7월에,^[31] JESD79-5A는 2021년 10월에,^[48] JESD79-5B는 2022년 8월에 각각 릴리스되었다.^[49]

2. 2. 표준 규격 릴리스

2012년부터 JEDEC에서 DDR5에 대한 예비적인 논의가 시작되어 차세대 시스템 메모리로 개발이 진행되었다.^[35]

2017년 9월, 램버스가 작동하는 DDR5 DIMM을 발표했다.^[36] 2018년 11월 15일, SK하이닉스는 1.1V에서 5200MT/s로 작동하는 최초의 DDR5 RAM 칩 완성을 발표했다.^[37] 2019년 2월, SK하이닉스는 DDR5의 예비 규격으로 공식적으로 인정된 최고 속도인 6400MT/s의 칩을 발표했다.^[38] 일부 기업은 2019년 말까지 첫 제품을 시장에 출시할 계획이었다.^[39]

DDR4와 비교하여 DDR5는 메모리 모듈의 전압을 1.1V로 낮춰 소비 전력을 줄인다. DDR5 모듈은 고속화를 실현하기 위해 온보드 전압 레귤레이터를 내장할 수 있지만, 내장으로 인해 비용이 증가하기 때문에 서버급 및 경우에 따라 하이엔드 소비자용 모듈에만 구현될 것으로 예상되었다.^[41] DDR5는 모듈당 51.2GB/s의 속도를 지원하며^[42], 모듈당 2개의 메모리 채널을 지원한다.^[43]^[44]

2020년 7월에 표준 규격 JESD79-5가 릴리스되었다.^[31]

2021년 10월에 표준 규격 JESD79-5A가 릴리스되었다.^[48]

2022년 8월에 표준 규격 JESD79-5B가 릴리스되었다.^[49]

2. 3. LPDDR5와의 관계

본 규격과는 무관한 노트북 및 스마트폰용 JEDEC 규격인 LPDDR5(Low Power Double Data Rate 5)는 2019년 2월에 공개되었다.^[40] DDR5는 DDR4와 비교하여 메모리 모듈의 전압을 1.1V로 낮춰 소비 전력을 줄였다. DDR5 모듈은 더 빠른 속도를 위해 온보드 전압 레귤레이터를 내장할 수 있지만, 이로 인해 비용이 증가하여 서버급 및 일부 하이엔드 소비자용 모듈에만 구현될 것으로 예상되었다.^[41] DDR5는 모듈당 51.2GB/s의 속도를 지원하며,^[42] 모듈당 2개의 메모리 채널을 지원한다.^[43]^[44]

3. 주요 특징

DDR5는 이전 세대인 DDR4에 비해 향상된 성능, 전력 효율성, 그리고 신뢰성을 제공한다.

DDR5 칩은 온다이 오류 정정 코드(ECC)를 탑재하여 데이터 전송 중 오류를 감지하고 수정하여 신뢰성을 높인다.^[16] DDR5 DIMM은 두 개의 독립적인 채널을 가지며, 각 채널은 자체 CA(Command/Address) 버스를 가진다. 비 ECC 메모리의 경우 각 채널은 32비트, ECC 메모리의 경우 36개 또는 40개의 데이터 라인을 제어하여 총 64개, 72개 또는 80개의 데이터 라인을 갖는다.^[17]

DDR5 DIMM은 5V 전원으로 공급되며, 온보드 회로(PMIC)를 사용하여 메모리 칩이 필요로 하는 저전압으로 변환한다. 메인보드가 아닌 메모리 칩 근처에서 전압을 조절하여 안정적인 전력을 제공한다.

3. 1. 향상된 성능

DDR5 칩은 온다이 오류 정정 코드(ECC)를 탑재하여 데이터 전송 중 오류를 감지하고 수정함으로써 신뢰성을 향상시킨다.^[16] 그러나 이는 메모리 모듈에 별도의 데이터 정정 칩이 있는 ECC 메모리와는 다르다. 여전히 비 ECC 및 ECC DDR5 DIMM 변형이 존재하며, ECC 변형은 CPU에 추가 데이터 라인이 있어 전송 중 오류를 감지하고 수정할 수 있다.^[16]

각 DDR5 DIMM은 두 개의 독립적인 채널을 가지며, 각 채널은 자체 CA(Command/Address) 버스를 가진다. 비 ECC 메모리의 경우 각 채널은 32비트, ECC 메모리의 경우 36개 또는 40개의 데이터 라인을 제어하여 총 64개, 72개 또는 80개의 데이터 라인을 갖는다.^[17] 감소된 버스 폭은 16으로 늘어난 최소 버스트 길이로 보완되어, 현대 x86 마이크로프로세서의 캐시 라인 크기와 일치하는 64바이트의 최소 액세스 크기를 유지한다.^[17]

표준 DDR5 메모리 속도는 초당 4,000 ~ 6,400백만 전송(PC5-32000 ~ PC5-51200) 범위이다.^[2] 이전 세대와 마찬가지로, 더 높은 속도가 나중에 추가될 수 있다.

DDR4 SDRAM과 비교하여 최소 버스트 길이는 16으로 두 배 증가했으며, 8번의 전송 후에 "버스트 찹(burst chop)" 옵션을 사용할 수 있다. 어드레싱 범위도 다음과 같이 확장되었다.

칩 ID 비트 수는 3비트로 유지되어 최대 8개의 스택 칩을 허용한다.
세 번째 뱅크 그룹 비트(BG2)가 추가되어 최대 8개의 뱅크 그룹을 허용한다.
뱅크 그룹당 최대 뱅크 수는 4개로 유지된다.
행 주소 비트 수는 17비트로 유지되어 최대 128K개의 행을 지원한다.
열 주소 비트가 하나 더 추가되어 (C10) ×4 칩에서 최대 8192개 열(1 KB 페이지)을 지원한다.
최하위 3개의 열 주소 비트(C0, C1, C2)가 제거되었다. 모든 읽기 및 쓰기는 8의 배수인 열 주소에서 시작해야 한다. 이는 내부 ECC로 인해 필요하다.
하나의 비트는 네 번째 칩 ID 비트(CID3) 또는 추가 행 주소 비트(R17)로 주소 확장을 위해 예약된다.

DDR5 규격
칩 규격	모듈 규격	JEDEC 규격
DDR5-4000	PC5-32000	○
DDR5-4400	PC5-35200	○
DDR5-4800	PC5-38400	○
DDR5-5200	PC5-41600	○
DDR5-5600	PC5-44800	○
DDR5-6000	PC5-48000	○
DDR5-6400	PC5-51200	○
DDR5-6600	PC5-52800
DDR5-6800	PC5-54400
DDR5-7000	PC5-56000
DDR5-7200	PC5-57600
DDR5-7600	PC5-60800

3. 2. 전력 효율성

이전 SDRAM 세대에서는 메모리 칩과 수동 배선 등으로 구성된 버퍼가 없는 DIMM을 사용할 수 있었지만, DDR5 DIMM에서는 추가적인 활성 회로가 필요하게 되면서, DIMM으로의 인터페이스는 RAM 칩 자체의 인터페이스와는 달라진다.

DDR5 DIMM은 5V 전원으로 공급되며, 온보드 회로 (PMIC라고 불림)를 사용하여 메모리 칩이 필요로 하는 저전압으로 변환한다. 메인보드 상이 아닌 메모리 칩 근처에서 최종 전압을 조절하여 보다 안정적인 전력을 제공한다. 이는 CPU 전원용 전압 조정기 모듈(VRM)의 발전을 반영한다.

하나의 DDR5 DIMM에는 2개의 독립적인 채널이 있다. 이전 SDRAM 세대에서는 64 또는 72 (ECC 없음/ECC 포함) 데이터 라인으로 구성된 하나의 명령/주소 버스였지만, DDR5 DIMM에서는 32 또는 40 (ECC 없음/ECC 포함) 데이터 라인으로 구성된 명령/주소 버스가 2개 있어 총 64 또는 80 데이터 라인 (ECC 없음/ECC 포함)이 된다. 4바이트의 버스 폭에 16의 최소 버스트 길이를 곱하면 최소 액세스 크기는 64바이트가 되며, 이는 x86 마이크로프로세서에서 사용되는 캐시 라인의 크기와 일치한다.

온다이 ECC는 DIMM 모듈에 추가 칩으로 탑재되는 ECC 기능 (ECC 메모리)과는 다르다는 점에 유의해야 한다. 온다이 ECC는 우주선 영향 등과 같은 칩 내부의 오류를 정정하는 반면, DIMM 모듈의 ECC 기능은 CPU와 DIMM 간의 데이터 전송 오류를 정정한다.

3. 3. 신뢰성

DDR4와 달리 모든 DDR5 칩은 온다이 오류 정정 코드(ECC)를 탑재하여, 데이터를 CPU로 전송하기 전에 오류를 감지하고 수정하여 신뢰성을 향상시킨다. 이를 통해 더 조밀한 RAM 칩을 허용하여 칩당 불량률을 낮춘다. 그러나 온다이 오류 정정 코드는 메모리 모듈에 추가 데이터 정정 칩이 있는 실제 ECC 메모리와는 다르다. 여전히 비 ECC 및 ECC DDR5 DIMM 변형이 존재한다. ECC 변형은 오류 감지 데이터를 전송하기 위해 CPU에 추가 데이터 라인이 있어, CPU가 전송 중에 발생하는 오류를 감지하고 수정할 수 있다.^[16]

각 DDR5 DIMM은 두 개의 독립적인 채널을 가지고 있다. 이전 DIMM 세대는 단일 채널만 있었고, 64개(비 ECC) 또는 72개(ECC) 데이터 라인이 있는 전체 메모리 모듈을 제어하는 하나의 CA(Command/Address) 버스를 가지고 있었다. DDR5 DIMM의 두 서브 채널은 각각 자체 CA 버스를 가지고 있으며, 비 ECC 메모리의 경우 32비트를, ECC 메모리의 경우 36개 또는 40개 데이터 라인을 제어하여 총 64개, 72개 또는 80개의 데이터 라인을 갖는다. 감소된 버스 폭은 16의 두 배가 된 최소 버스트 길이로 보완되어, 현대 x86 마이크로프로세서에서 사용되는 캐시 라인 크기와 일치하는 64바이트의 최소 접근 크기를 유지한다.^[17]

4. 메모리 모듈

DDR4와 달리 모든 DDR5 칩은 온다이 오류 정정 코드(ECC)를 탑재하여, 데이터를 CPU로 전송하기 전에 오류를 감지하고 수정하여 신뢰성을 향상시키고 더 조밀한 RAM 칩을 허용하여 칩당 불량률을 낮춘다. 그러나 온다이 오류 정정 코드는 메모리 모듈에 추가 데이터 정정 칩이 있는 실제 ECC 메모리와 동일하지 않다. 여전히 비 ECC 및 ECC DDR5 DIMM 변형이 존재한다. ECC 변형은 오류 감지 데이터를 전송하기 위해 CPU에 추가 데이터 라인이 있어, CPU가 전송 중에 발생하는 오류를 감지하고 수정할 수 있다.^[16]

각 DDR5 DIMM은 두 개의 독립적인 채널을 가지고 있다. 이전 DIMM 세대는 단일 채널만 있었고, 64개(비 ECC) 또는 72개(ECC) 데이터 라인이 있는 전체 메모리 모듈을 제어하는 하나의 CA(Command/Address) 버스를 가지고 있었다. DDR5 DIMM의 두 서브 채널은 각각 자체 CA 버스를 가지고 있으며, 비 ECC 메모리의 경우 32비트를, ECC 메모리의 경우 36개 또는 40개 데이터 라인을 제어하여 총 64개, 72개 또는 80개의 데이터 라인을 갖는다. 감소된 버스 폭은 16의 두 배가 된 최소 버스트 길이로 보완되어, 현대 x86 마이크로프로세서에서 사용되는 캐시 라인 크기와 일치하는 64바이트의 최소 액세스 크기를 유지한다.^[17]

여러 개의 DDR5 메모리 칩을 회로 기판에 장착하여 메모리 모듈을 형성할 수 있다. 개인용 컴퓨터 및 서버에서 사용하기 위해 DDR5 메모리는 일반적으로 288핀 DIMM으로 제공된다. 이전 메모리 세대와 마찬가지로 DDR5에는 여러 DIMM 변형이 있다.

언버퍼 메모리 모듈(UDIMM)은 메모리 칩 인터페이스를 모듈 커넥터에 직접 노출한다. 등록 또는 로드 감소 변형(RDIMM/LRDIMM)은 메모리 컨트롤러와 DRAM 칩 사이의 신호를 버퍼링하기 위해 메모리 모듈에 추가적인 활성 회로를 사용한다. 이는 DDR5 버스의 커패시턴스 부하를 줄여준다.

DDR5 RDIMM/LRDIMM은 12V를 사용하고 UDIMM은 5V 입력을 사용한다.^[18] 잘못된 메모리 유형의 실수로 인한 삽입으로 인한 손상을 방지하기 위해 DDR5 UDIMM과 (L)RDIMM은 기계적으로 호환되지 않는다. 또한 DDR5 DIMM은 3.3V의 관리 인터페이스 전원으로 제공되며,^[19]^[20] 메모리 칩에서 필요로 하는 더 낮은 전압으로 변환하기 위해 온보드 회로(전력 관리 집적 회로^[21] 및 관련 수동 소자)를 사용한다. 최종 전압 조절은 사용 지점에 가까이 있어 더 안정적인 전력을 제공하며, CPU 전원 공급 장치용 전압 조정기 모듈의 개발을 반영한다.

이전 SDRAM 세대에서는 메모리 칩과 수동 배선 (및 소형 직렬 존재 감지 ROM)으로 구성된 버퍼가 없는 DIMM을 사용할 수 있었지만, DDR5 DIMM에서는 추가적인 활성 회로가 필요하게 되면서, DIMM으로의 인터페이스는 RAM 칩 자체의 인터페이스와는 달라진다.

5. 오버클럭

메모리 칩의 속도는 일반적으로 JEDEC에서 규격화되어 있다. 하지만 PC에서는 인텔이 제정한 XMP 3.0(Extreme Memory Profile)에 따라 메모리 모듈을 오버클럭하여 사용할 수 있다. AMD도 이와 유사한 기능인 "AMD EXPO(Extended Profiles for Overclocking) Technology"를 발표했다^[33]。

일반적으로 오버클럭은 반도체를 고속으로 동작시키기 위해 전압을 규정보다 높여 발열이 증가하고 장치의 수명을 단축시킬 수 있다.

6. 명령어 인코딩

DDR5 SDRAM의 명령어 인코딩은 LPDDR4의 인코딩에서 영감을 받아 상당히 재정렬되었으며, 명령어는 14비트 버스를 사용하여 한 사이클 또는 두 사이클로 전송된다. 일부 간단한 명령어(예: 사전 충전)는 한 사이클을 사용하고, 주소를 포함하는 모든 명령어(활성화, 읽기, 쓰기)는 28비트의 정보를 포함하기 위해 두 사이클을 사용한다.^[34]

LPDDR과 마찬가지로 256개의 8비트 모드 레지스터가 있으며, 8개의 13비트 모드 레지스터 대신 사용된다. 또한 등록된 클럭 드라이버 칩에서 사용할 수 있도록 하나의 레지스터(MR7)를 예약하는 대신, 모드 레지스터의 두 번째 뱅크가 정의된다(CW 비트를 사용하여 선택).

"쓰기 패턴" 명령어는 DDR5에 새로 추가된 기능이다. 이는 쓰기 명령어와 동일하지만, 개별 데이터 대신 한 바이트 모드 레지스터(기본값은 모두 0)의 복사본으로 범위를 채운다. 이는 일반 쓰기와 동일한 시간이 걸리지만, 데이터 라인을 구동하지 않으면 에너지를 절약할 수 있다. 또한 명령 버스가 더 빨리 해제되므로 여러 뱅크에 대한 쓰기를 더 가깝게 인터리빙할 수 있다.

다목적 명령어에는 데이터 버스의 교육 및 보정을 위한 다양한 하위 명령어가 포함된다.

DDR5 명령어 인코딩^[34]
명령어	CS	명령어/주소(CA) 비트
명령어	CS	0	1	2	3	4	5	6	7	8	9	10	11	12	13
활성화 (행 열기)	L	L	L	행 R0–3				뱅크		뱅크 그룹			칩 CID0–2
활성화 (행 열기)	H	행 R4–16													R17/CID3
할당되지 않음, 예약됨	L	L	H	V
할당되지 않음, 예약됨	H	V
할당되지 않음, 예약됨	L	H	L	L	L	V
할당되지 않음, 예약됨	H	V
쓰기 패턴	L	H	L	L	H	L	H	뱅크		뱅크 그룹			칩 CID0–2
쓰기 패턴	H	V	열 C3–10								V	AP	H	V	CID3
할당되지 않음, 예약됨	L	H	L	L	H	H	V
할당되지 않음, 예약됨	H	V
모드 레지스터 쓰기	L	H	L	H	L	L	주소 MRA0–7								V
모드 레지스터 쓰기	H	데이터 MRD0–7								V		CW	V
모드 레지스터 읽기	L	H	L	H	L	H	주소 MRA0–7								V
모드 레지스터 읽기	H	V										CW	V
쓰기	L	H	L	H	H	L	BL	뱅크		뱅크 그룹			칩 CID0–2
쓰기	H	V	열 C3–10								V	AP	WRP	V	CID3
읽기	L	H	L	H	H	H	BL	뱅크		뱅크 그룹			칩 CID0–2
읽기	H	V	열 C3–10								V	AP	V		CID3
Vref CA	L	H	H	L	L	L	데이터								V
전체 리프레시	L	H	H	L	L	H	CID3	V				L	칩 CID0–2
동일 뱅크 리프레시	L	H	H	L	L	H	CID3	뱅크		V		H	칩 CID0–2
전체 프리차지	L	H	H	L	H	L	CID3	V				L	칩 CID0–2
동일 뱅크 프리차지	L	H	H	L	H	L	CID3	뱅크		V		H	칩 CID0–2
프리차지	L	H	H	L	H	H	CID3	뱅크		뱅크 그룹			칩 CID0–2
할당되지 않음, 예약됨	L	H	H	H	L	L	V
셀프 리프레시 진입	L	H	H	H	L	H	V					L	V
전원 차단 진입	L	H	H	H	L	H	V					H	ODT	V
다목적 명령	L	H	H	H	H	L	명령 CMD0–7								V
전원 차단 종료, 작업 없음	L	H	H	H	H	H	V
비선택 (작업 없음)	H	X

6. 1. 명령어 종류

DDR5 SDRAM의 명령어는 14비트의 명령어/주소(CA) 버스를 통해 전달되며, LPDDR4의 명령어 인코딩 방식에서 많은 영향을 받았다. 명령어는 크게 1사이클 명령어와 2사이클 명령어로 나뉜다.

1사이클 명령어: 상대적으로 간단한 명령어로, 프리차지(Precharge)나 리프레시(Refresh) 등이 이에 해당한다.
2사이클 명령어: 주소를 포함하는 명령어로, 활성화(Activate), 읽기(Read), 쓰기(Write), 모드 레지스터 접근 등이 이에 해당하며, 28비트의 정보를 전달한다.

DDR5에는 LPDDR과 마찬가지로 256개의 8비트 모드 레지스터가 있다.
쓰기 패턴(Write Pattern) 명령어는 DDR5에 새롭게 추가된 기능이다. 이 명령어는 쓰기 명령어와 유사하지만, 데이터 대신 1바이트 모드 레지스터(기본값은 모두 0)의 복사본으로 해당 영역을 채운다. 이 방식은 데이터 라인을 구동하지 않아 전력을 절약할 수 있으며, 명령 버스를 빠르게 해제하여 여러 뱅크에 대한 쓰기 작업을 효율적으로 처리할 수 있다.
다목적 명령어(Multi-Purpose Command)는 데이터 버스의 보정 및 훈련 등 다양한 하위 명령을 포함한다.

DDR5 명령어 종류 및 인코딩^[34]
명령어		명령어/주소(CA) 비트
	0	1	2	3	4	5	6	7	8	9	10	11	12	13
활성화 (행 열기)				행 R0–3				뱅크		뱅크 그룹			칩 CID0–2
활성화 (행 열기)		행 R4–16
쓰기 패턴								뱅크		뱅크 그룹			칩 CID0–2
쓰기 패턴			열 C3–10
모드 레지스터 쓰기							주소 MRA0–7
모드 레지스터 쓰기		데이터 MRD0–7								colspan="2" \|	CW	colspan="3" \|
모드 레지스터 읽기							주소 MRA0–7
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쓰기								뱅크		뱅크 그룹			칩 CID0–2
쓰기			열 C3–10
읽기								뱅크		뱅크 그룹			칩 CID0–2
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Vref CA							데이터
전체 리프레시								colspan="4" \|		칩 CID0–2
동일 뱅크 리프레시								뱅크		colspan="2" \|		칩 CID0–2
전체 프리차지								colspan="4" \|		칩 CID0–2
동일 뱅크 프리차지								뱅크		colspan="2" \|		칩 CID0–2
프리차지								뱅크		뱅크 그룹			칩 CID0–2
셀프 리프레시 진입							colspan="5" \|		colspan="3" \|
전원 차단 진입							colspan="5" \|			colspan="2" \|
다목적 명령							명령 CMD0–7
전원 차단 종료, 작업 없음							colspan="9" \|
비선택 (작업 없음)		colspan="14" \|

신호 레벨
H: 높음
L: 낮음
V: 유효 (낮거나 높음)
X: 관련 없음
논리 레벨
활성
비활성
사용되지 않음
제어 비트
: 자동 프리차지
CW: 제어 워드
: 버스트 길이 ≠ 16
: 부분 쓰기
: ODT 활성화 상태 유지

7. 지원 현황

2012년부터 JEDEC에서 DDR5에 대한 논의가 시작되어 차세대 시스템 메모리로 개발이 진행되었다.^[35] 2017년 9월, 램버스는 작동하는 DDR5 DIMM을 발표했다.^[36] 2018년 11월 15일, SK하이닉스는 1.1V에서 5200 MT/s로 작동하는 최초의 DDR5 RAM 칩을 완성했다고 발표했다.^[37] 2019년 2월, SK하이닉스는 DDR5의 예비 규격으로 공식 인정된 최고 속도인 6400 MT/s의 칩을 발표했다.^[38]

DDR4와 비교했을 때, DDR5는 메모리 모듈의 전압을 1.1V로 낮춰 소비 전력을 줄였다. DDR5 모듈은 고속화를 위해 온보드 전압 레귤레이터를 내장할 수 있지만, 이로 인해 비용이 증가하여 서버급 및 일부 하이엔드 소비자용 모듈에만 구현될 것으로 예상되었다.^[41] DDR5는 모듈당 51.2 GB/s의 속도를 지원하며,^[42] 모듈당 2개의 메모리 채널을 지원한다.^[43]^[44]

2019년 기준으로, DDR4를 사용하는 대부분의 환경은 결국 DDR5로 전환될 것으로 예상되었다. 데스크톱 및 서버(노트북은 LPDDR5를 사용할 것으로 예상)에서 사용하려면 인텔 및 AMD의 CPU와 같은 통합 메모리 컨트롤러가 DDR5를 지원해야 했다. 2020년 6월, 유출된 슬라이드에 따르면 인텔은 2021년 사파이어 래피즈 마이크로아키텍처에서 DDR5를 지원할 계획이었다.^[45] AMD는 2022년 Zen 4 CPU 및 Zen 3+ APU에서 DDR5를 지원할 것으로 알려졌다.^[47]

2020년 7월에 표준 규격 JESD79-5가 릴리스되었고,^[31] 2021년 10월과 2022년 8월에는 각각 JESD79-5A^[48]와 JESD79-5B^[49]가 릴리스되었다.

7. 1. 인텔 (Intel)

12세대 엘더레이크, 13세대 랩터레이크, 14세대 랩터레이크 리프레시 CPU는 DDR5와 DDR4를 모두 지원하지만, 일반적으로 마더보드에는 둘 중 하나만 장착할 수 있는 DIMM 소켓이 있다. 인텔의 H610 칩셋을 탑재한 일부 메인보드는 DDR4와 DDR5를 모두 지원하지만, 동시에 사용할 수는 없다.^[23]

사파이어 래피즈 서버 CPU, 코어 울트라 시리즈 1 메테오 레이크 모바일 CPU, 그리고 최신 코어 울트라 시리즈 2 애로우레이크 데스크톱 CPU는 모두 DDR5만 독점적으로 지원한다.

7. 2. AMD

젠 3+ 아키텍처 기반의 라이젠 6000 시리즈 모바일 APU는 DDR5 및 LPDDR5를 지원한다. 라이젠 7000 및 라이젠 9000 시리즈 데스크톱 프로세서 역시 DDR5 메모리를 표준으로 지원한다.^[24]

Epyc 4세대 ''제노아''(Genoa) 및 ''베르가모''(Bergamo) 서버 CPU는 SP5 소켓에서 12채널 DDR5를 지원한다.^[25]^[26]

참조

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_[2] 웹사이트 DDR5 Memory Standard: An introduction to the next generation of DRAM module technology https://www.kingston[...] Kingston Technology 2024-01
_[3] 간행물 DDR5 SDRAM Product Core https://media-www.mi[...] Micron 2022-10
_[4] 뉴스 DDR5 will boost bandwidth and lower power consumption https://techreport.c[...] Tech Report 2017-03-31
_[5] 뉴스 Next-generation DDR5 RAM will double the speed of DDR4 in 2018 https://arstechnica.[...] Ars Technica 2017-03-31
_[6] 웹사이트 Insights into DDR5 Sub-timings and Latencies https://www.anandtec[...] AnandTech 2020-10-06
_[7] 웹사이트 DDR5 vs DDR4 – All the Design Challenges & Advantages https://www.rambus.c[...]
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_[9] 간행물 SK Hynix Inc. Announces 1Ynm 16Gb DDR5 DRAM http://www.skhynix.c[...] SK Hynix 2018-11-15
_[10] 웹사이트 SK Hynix Details DDR5-6400 https://www.anandtec[...]
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_[13] 간행물 JEDEC Updates Standard for Low Power Memory Devices: LPDDR5 https://www.jedec.or[...] JEDEC 2019-02-19
_[14] 뉴스 Rambus announces industry's first fully functional DDR5 DIMM https://hexus.net/te[...] 2017-09-22
_[15] 뉴스 DDR5 Specification Released: Fast RAM With Built-In Voltage Regulators https://www.tomshard[...] 2020-07-15
_[16] Youtube Why DDR5 does NOT have ECC (by default) https://www.youtube.[...]
_[17] 웹사이트 Introducing Micron DDR5 SDRAM: More Than a Generational Update https://www.micron.c[...]
_[18] 웹사이트 DDR5 SDRAM UDIMM Core: Product Description https://media-www.mi[...] Micron Technology, Inc.
_[19] 웹사이트 P8900 PMIC for DDR5 RDIMMs and LRDIMMs https://www.idt.com/[...] Renesas
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_[21] 특허 DDR5 PMIC Interface Protocol and Operation
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_[27] 웹사이트 DDR5 Memory Specification Released: Setting the Stage for DDR5-6400 And Beyond https://www.anandtec[...] 2020-07-14
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