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동기 회로

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목차

1. 개요

동기 회로는 클럭 신호에 맞춰 동작하는 논리 회로를 의미하며, 클럭의 종류와 동기식/비동기식 설계 방식에 따라 분류된다. 동기식 회로는 해저드나 글리치로 인한 오동작을 방지하지만, 클럭 신호 분배의 어려움, 전력 소비 증가, 회로 규모 확대 등의 문제점을 가진다. 반면, 클럭 비동기 설계는 소비 전력 감소, 불필요한 전자기파 강도 감소, 회로별 최적 동작 속도 선택 등의 장점을 제공하며, 최근 CAD 기술의 발전으로 주목받고 있다.

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동기 회로

2. 클럭의 종류

동기 회로 설계에 사용되는 클럭은 래치의 제어 및 속도 등에 따라 여러 종류가 있으며, 크게 단상 클럭과 2상 클럭으로 나뉜다. 단상 클럭은 플립플롭 등에 사용되며, 에지 트리거 방식으로 동작한다. 2상 클럭은 레벨 트리거 래치 등에서 사용되며, 주로 2상 논 오버랩 클럭 방식이 사용된다.[1]

2. 1. 단상 클럭

플립플롭 등에 사용되며, 에지 트리거 방식으로 동작한다.[1]

2. 2. 2상 클럭

2상 클럭은 레벨 트리거 래치 등에서 사용된다. 주로 2상 논 오버랩 클럭 방식이 사용된다.[1]

2. 2. 1. 2상 논 오버랩 클럭

φ1, φ2 두 가지 위상을 가지며, 서로 트리거 기간이 겹치지 않는 클럭이다. 순서 회로에 φ1 클럭, φ2 클럭을 번갈아 배치하고, 논 오버랩 기간을 설정하여 데이터 스루(data through) 현상을 억제한다. 레벨 트리거 래치 등에 사용된다.[1]

3. 동기식과 비동기식

논리 회로에서 지연을 고려하지 않으면 문제가 발생하지 않지만, 실제 회로에서는 지연으로 인해 "해저드(hazard)"나 "글리치(glitch)"와 같은 신호 요동이 발생할 수 있다. 동기식 회로는 클럭 신호에 맞춰 동작하여 이러한 문제를 방지하지만, 비동기식 회로는 입력 변화가 파동처럼 전달되어 오동작을 유발할 수 있다는 차이점이 있다. 동기식 회로에는 클럭 신호 분배, 전원 안정성, 회로 규모 증가 등의 문제점이 있을 수 있다.

3. 1. 동기식 회로

동기식 회로는 클럭 신호에 맞춰 모든 동작이 이루어지므로 해저드나 글리치로 인한 오동작을 방지할 수 있다. 내부 플립플롭 회로는 일반적으로 마스터-슬레이브 구성으로 되어 있어, 클럭 입력에 맞춰 앞단의 결과를 뒷단에 전달한다. 클럭 천이 직후 입력 신호에 해저드가 나타나는 것을 고려하여, 외부 입력이 안정되는 시점에 클럭의 역상으로 정보를 앞단에 받아둔다.

3. 2. 비동기식 회로

비동기식 회로에서 입력의 변화는 전파 지연에 의한 파동을 형성하여 상류에서 하류로 전달될 뿐이다. 예를 들어, 카운터 회로에서 7에서 8로 자리 올림을 할 경우, "0111"에서 "1000"으로 변화하는 동안, 먼저 하위 자릿수만 변화하고 상위 자릿수가 하위 자릿수로부터의 자리 올림 신호를 처리하는 동안은 올바른 출력으로 변화하지 않기 때문에 전파 지연으로 인해 잠시 동안 "0110"이나 "0100", "0000"이 될 수 있다.

해저드나 글리치를 방치하면, 모든 자릿수가 0이 될 때마다 어떤 동작을 명령하는 경우, 4나 8, 16과 같은 자리 올림 동작에서 해저드가 발생할 때마다 예상치 못한 오동작을 일으킬 위험이 있다.

3. 3. 동기식 회로의 문제점


  • 클럭 신호 분배에 세심한 주의가 필요하다. 클럭 신호가 전파 지연되거나 에지가 무뎌지면, 확실한 동작을 기대할 수 없다.
  • 다수의 게이트가 동시에 동작한다. 고속 변화에도 따라가서 안정된 전원을 각 게이트에 공급하지 않으면, 전원 전압이 강하하거나, 그라운드 레벨이 불안정해져서 임계 레벨이 변화하여, 동작 속도도 떨어진다. 불필요한 전자기 방사의 첨두 전력이 높아진다.
  • 회로 규모가 커지는 경향이 있다. 전력 소비와 발열이 증가한다. 다이가 커지고, 비용이 증가한다. 지연 그 자체가 증가한다.

4. 클럭 비동기 설계

최근 CAD 기술의 진보 및 회로 시뮬레이션 환경의 변화에 따라 클럭 비동기 설계를 디지털 논리 회로에 적용해도 설계 및 검증이 충분히 이루어질 가능성이 생겼다. 클럭 비동기 설계는 소비 전력 감소, 불필요한 전자기파 강도 감소, 회로별 최적 동작 속도 선택 등의 장점이 있어, 많은 시제품 검토가 이루어지고 있다.

참조

[1] 간행물 Self-synchronous Circuit http://silicon.u-tok[...] Asada and Ikeda Laboratories. 2009
[2] 웹사이트 self synchronous configurable logic blocks https://ieeexplore.i[...]
[3] 논문 Energy Minimum Operation with Self Synchronous Gate-Level Autonomous Power Gating and Voltage Scaling http://adsabs.harvar[...] 2012
[4] 논문 Performance and side-channel attack analysis of a self synchronous montgomery multiplier processing element for RSA in 40nm CMOS https://ieeexplore.i[...] 2012


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