로우 핀 카운트
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1. 개요
로우 핀 카운트(LPC)는 1998년 인텔이 산업 표준 아키텍처(ISA) 버스를 소프트웨어적으로 대체하기 위해 도입한 마더보드 전용 버스이다. LPC는 ISA 버스보다 핀 수를 줄여 집적 회로 설계를 간소화하고, PCI 클럭 속도와 동기화되어 통합을 용이하게 한다. LPC는 4비트 다중화 버스를 사용하며, ISA 호환 트랜잭션을 지원하여 레거시 시스템과의 호환성을 유지한다. LPC 버스 사양은 슈퍼 I/O 장치, 비휘발성 BIOS 메모리, 펌웨어 허브 등 특정 주변 장치 클래스에 속하는 장치만 연결하도록 제한한다.
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| 로우 핀 카운트 | |
|---|---|
| 기본 정보 | |
| 이름 | 로우 핀 카운트 |
| 풀네임 | 로우 핀 카운트 |
| 발명일 | 1998년 |
| 발명자 | 인텔 |
| 상위 호환 | 향상된 직렬 주변 장치 인터페이스 버스(2016년) |
| 대체 대상 | 산업 표준 아키텍처 |
| 폭 | 4 |
| 장치 수 | 해당 없음 |
| 속도 | 33 MHz |
| 스타일 | p |
| 핫플러그 | 아니오 |
| 외부 연결 | 아니오 |
2. 역사적 배경
인텔은 1998년에 산업 표준 아키텍처(ISA) 버스를 대체하기 위해 LPC 버스를 도입했다. LPC 버스는 물리적으로는 ISA 버스와 상당히 다르지만, 소프트웨어 측면에서는 ISA와 유사하게 동작한다.[3] ISA 버스는 16비트 데이터 버스와 24비트 주소 버스를 가지고 있어 16비트 I/O 포트 주소와 24비트 메모리 주소 모두에 사용할 수 있으며, 최대 8.33 MHz의 속도로 작동한다. 반면, LPC 버스는 시계 속도의 4배(33.3 MHz)로 작동하는 고도로 다중화된 4비트 폭의 버스를 사용하여 유사한 성능으로 주소와 데이터를 전송한다.
LPC의 주요 장점은 기본 버스에 7개의 신호만 필요로 하여 주변 칩에 필요한 핀 수를 크게 줄였다는 점이다. LPC를 사용하는 집적 회로는 ISA와 비교하여 30개에서 72개 더 적은 핀이 필요하다.[3]
2. 1. ISA 버스 대체
인텔(Intel)은 1998년에 산업 표준 아키텍처(ISA) 버스를 소프트웨어적으로 대체하기 위해 LPC 버스를 도입했다. LPC 버스는 물리적으로는 ISA 버스와 상당히 다르지만, 소프트웨어 측면에서는 ISA와 유사하게 동작한다.[3] ISA 버스는 16비트 데이터 버스와 24비트 주소 버스를 가지고 있어 16비트 I/O 포트 주소와 24비트 메모리 주소 모두에 사용할 수 있으며, 최대 8.33 MHz의 속도로 작동한다. 반면, LPC 버스는 시계 속도의 4배(33.3 MHz)로 작동하는 고도로 다중화된 4비트 폭의 버스를 사용하여 유사한 성능으로 주소와 데이터를 전송한다.LPC의 주요 장점은 기본 버스에 7개의 신호만 필요로 하여 주변 칩에 필요한 핀 수를 크게 줄였다는 점이다. LPC를 사용하는 집적 회로는 ISA와 비교하여 30개에서 72개 더 적은 핀이 필요하다.[3] 또한, LPC 버스는 붐비는 최신 마더보드에서 버스 라우팅을 더 쉽게 만든다. 클럭 속도는 통합을 용이하게 하기 위해 PCI의 클럭 속도와 일치하도록 선택되었다. LPC는 마더보드 전용 버스로 설계되었으며, 일반적인 사용을 위한 표준화된 커넥터는 없다. 다만, 인텔은 디버그 모듈에 사용할 커넥터를 정의하고 있다.[3]
LPC 주변 도터보드는 소량으로 제공되며, 핀 배열은 마더보드 공급업체에 따라 다르다. 이러한 도터보드에는 신뢰 플랫폼 모듈(TPM),[2] BIOS 진단 코드를 표시하는 POST 카드],[4] 및 산업용 ISA 호환
2. 2. LPC 버스의 도입 및 장점
LPC 버스는 1998년 인텔이 산업 표준 아키텍처(ISA) 버스를 소프트웨어적으로 대체하기 위해 도입하였다. 물리적으로는 상당히 다르지만 소프트웨어 측면에서는 ISA와 유사하다. ISA 버스는 16비트 데이터 버스와 24비트 주소 버스를 가지고 있어 16비트 I/O 포트 주소와 24비트 메모리 주소 모두에 사용할 수 있으며, 둘 다 최대 8.33MHz의 속도로 작동한다. LPC 버스는 클럭 속도의 4배(33.3MHz)로 작동하는 고도로 다중화된 4비트 폭의 버스를 사용하여 유사한 성능으로 주소와 데이터를 전송한다.LPC의 주요 장점은 기본 버스에 7개의 신호만 필요하여 주변 장치 칩에 필요한 핀 수를 크게 줄인다는 것이다. LPC를 사용하는 집적 회로는 ISA와 비교하여 30개에서 72개 더 적은 핀이 필요하다. 또한, 이로 인해 붐비는 최신 마더보드에서 버스 라우팅이 더 쉬워진다. 클럭 속도는 통합을 더욱 용이하게 하기 위해 PCI의 클럭 속도와 일치하도록 선택되었다. 또한, LPC는 마더보드 전용 버스로 설계되었으며, 일반적인 사용을 위한 표준화된 커넥터는 없지만, 인텔은 디버그 모듈에 사용할 커넥터를 정의하고 있다.[3] LPC 주변 도터보드는 소량으로 제공되며, 핀 배열은 마더보드 공급업체에 따라 다르다. 신뢰 플랫폼 모듈(TPM),[2] BIOS 진단 코드를 표시하는 POST 카드],[4] 및 산업용 ISA 호환
3. 기술적 특징
LPC 버스는 1998년 인텔(Intel)이 산업 표준 아키텍처(ISA) 버스를 소프트웨어적으로 대체하기 위해 도입한 기술이다. ISA 버스와 비교하여 소프트웨어 측면에서는 유사하지만, 물리적으로는 상당히 다르다. ISA 버스는 16비트 데이터 버스와 24비트 주소 버스를 가지고 있어 16비트 I/O 포트 주소와 24비트 메모리 주소 모두에 사용할 수 있으며, 최대 8.33 MHz의 속도로 작동한다. 반면, LPC 버스는 클럭 속도의 4배(33.3 MHz)로 작동하는 고도로 다중화된 4비트 폭의 버스를 사용하여 주소와 데이터를 전송함으로써 유사한 성능을 낸다.
LPC의 주요 장점은 기본 버스에 7개의 신호만 필요하다는 것이다. 이는 주변 칩에 필요한 핀 수를 크게 줄여준다. LPC를 사용하는 집적 회로는 ISA에 비해 30개에서 72개 더 적은 핀이 필요하다. 또한, 붐비는 최신 마더보드에서 버스 라우팅을 더 쉽게 만든다. 클럭 속도는 PCI 클럭 속도와 일치하도록 선택되어 통합을 더욱 용이하게 한다. LPC는 마더보드 전용 버스로 설계되었으며, 일반적인 사용을 위한 표준화된 커넥터는 없다. 그러나 인텔은 디버그 모듈에 사용할 커넥터를 정의하고 있다.[3] LPC 주변 도터보드는 소량으로 제공되며, 핀 배열은 마더보드 공급업체에 따라 다르다. 이러한 도터보드에는 신뢰 플랫폼 모듈(TPM),[2] BIOS 진단 코드를 표시하는 POST 카드,[4] 산업용 ISA 호환 시리얼 포트 주변 장치[5] 등이 있다. 장치 검색은 지원되지 않는다. 마더보드 장치 또는 특정 모델의 TPM만 연결되므로, 호스트 펌웨어(BIOS, UEFI) 이미지는 특정 마더보드에 존재할 것으로 예상되는 모든 장치 및 해당 I/O 주소에 대한 정적 설명을 포함한다.
3. 1. 신호 및 작동 방식
LPC 버스는 1998년 인텔(Intel)이 산업 표준 아키텍처(ISA) 버스를 대체하기 위해 도입한 기술이다. 소프트웨어적으로는 ISA와 유사하지만, 물리적으로는 상당히 다르다. LPC 버스는 33.3MHz 클럭 속도로 작동하는 고도로 다중화된 4비트 폭의 버스를 사용하여 주소와 데이터를 전송한다.LPC 버스에는 다음과 같은 필수 신호들이 있다.
| 신호 | 설명 | 방향 | 비고 |
|---|---|---|---|
| LCLK | 33.3 MHz 클럭 | 단방향 (호스트에서) | 일반 PCI 클럭(PCICLK)에 연결 가능 |
| LRESET# | 로우 액티브 버스 리셋 | 오픈 컬렉터 | PCIRST#에 연결 가능 |
| LFRAME# | LPC 버스 트랜잭션 시작 | 단방향 (호스트에서) | 호스트만 버스 트랜잭션을 시작 가능 |
| LAD[3:0] | 다중화된 주소, 데이터 및 기타 정보 | 양방향 | 4개의 양방향 신호 |
LPC 장치에는 선택 사항인 6개의 추가 신호가 정의되어 있으며, 처음 두 개에 대한 지원은 호스트에 필수적이다.
- '''LDRQ#''' (단방향, 장치에서): DMA/버스 마스터 요청. 인텔 8237 호환 DMA 컨트롤러 또는 LPC 특정 버스 마스터 프로토콜을 사용하는 장치에서 사용한다.
- '''SERIRQ''' (양방향): 직렬화된 인텔 8259 호환 인터럽트 신호.[6]
- '''CLKRUN#''' (오픈 컬렉터): 전원 관리를 위해 클럭을 다시 시작하는 신호.
- '''LPME#''' (오픈 컬렉터): 전원 관리 이벤트 신호.
- '''LSMI#''' (오픈 컬렉터): 시스템 관리 인터럽트 요청.
- '''LPCPD#''' (단방향, 호스트에서): 전원 제거 경고 신호.
3. 2. 트랜잭션 구조
LPC 버스 트랜잭션은 LFRAME# 신호가 낮아짐(Low)으로 시작된다.[1] 트랜잭션은 START 코드, 트랜잭션 유형 및 주소, 데이터(쓰기 시), 버스 턴어라운드, SYNC(대기 상태), 데이터(읽기 시), 버스 턴어라운드 순서로 진행된다.[1]일반적인 LPC 트랜잭션 구조는 다음과 같다.[1]
- START 코드
- 호스트에서 전송되는 트랜잭션 유형 및 주소
- 호스트에서 전송되는 데이터 (쓰기인 경우)
- 버스 턴어라운드 (2 사이클)
- 장치에서 전송되는 SYNC (1개 이상 사이클)
- 장치에서 전송되는 데이터 (읽기인 경우)
- 버스 턴어라운드 (2 사이클)
DMA 전송은 약간 다르다. ISA 호환 DMA는 여러 SYNC 및 데이터 페이즈를 가질 수 있다.[1] 버스 마스터 DMA는 START 코드 직후 버스 턴어라운드가 있고 최종 턴어라운드가 없다.[1]
SYNC 페이즈를 통해 장치는 트랜잭션에 대기 상태를 삽입할 수 있다.[1] 가능한 SYNC 값은 여섯 개이며, 그중 세 개는 SYNC 페이즈를 종료하고, 다른 세 개는 호스트가 다른 SYNC 니블을 기다리도록 한다.[1]
| SYNC 값 | 설명 |
|---|---|
| 0000 | 준비. 장치가 트랜잭션을 진행할 준비가 됨. DMA 사이클의 경우, 이 값은 DMA 요청(DREQ) 신호도 지움. |
| 0101 | 짧은 대기. 다른 SYNC 사이클이 이어짐. 최대 8개의 짧은 대기 사이클이 허용됨. |
| 0110 | 긴 대기. 짧은 대기와 유사하지만, 대기가 길 수 있음 (예: 확장 병렬 포트 작업). |
| 1001 | 추가 준비. "준비" 신호를 보내고 장치가 추가 DMA 사이클을 요청하는 DMA 전용 코드(DREQ는 어서트된 상태를 유지). |
| 1010 | 오류. 장치가 진행할 준비가 되었지만, 전송에 심각한 오류(예: 패리티 오류)가 있었음. 이는 ISA 버스 IOCHK# 또는 PCI 버스 SERR# 신호와 동일. 읽기의 경우, 데이터가 이어지지만 손상될 가능성이 큼. |
| 1111 | 장치 없음. 장치가 트랜잭션에 응답하지 않으면, 호스트는 이 코드를 보고 트랜잭션을 중단할 수 있음. 느린 장치를 수용하기 위해, 트랜잭션이 중단되기 전에 이 코드의 최대 2개 사이클이 허용됨. |
3. 3. ISA 호환 동작
LPC 버스는 ISA 호환 트랜잭션을 지원하여 레거시 시스템과의 호환성을 유지한다.[7] ISA 호환 LPC 버스 트랜잭션은 모두 0000의 START 코드를 사용한다.[7]| 접근 유형 | 주소 | 특징 |
|---|---|---|
| I/O 접근 | 16비트 | 4 사이클에 걸쳐 전송 |
| 시스템 메모리 접근 | 32비트 | 8 사이클에 걸쳐 전송 |
| ISA 호환 DMA 접근 | 없음 | 2 클럭 사이클은 DMA 채널 번호와 전송 크기를 나타내는 니블을 전달. 메모리 주소는 LPC 버스 외부의 칩셋이나 CPU의 ISA 스타일 DMA 컨트롤러에 프로그래밍됨. |
메모리 및 I/O 접근은 단일 바이트 접근만 허용된다. 호스트가 사용되지 않는 주소로 전송을 시도하면, 어떤 장치도 SYNC 사이클을 구동하지 않으며 호스트는 LAD 버스에서 1111을 보게 된다.
ISA 호환 DMA는 호스트에서 인텔 8237 호환 DMA 컨트롤러를 사용하여 메모리 버퍼의 위치와 길이, 전송 방향을 추적한다. 장치는 가상 ISA 호환 DMA 요청(DRQ) 회선을 통해 DMA 채널 번호에서 서비스를 요청하며, 호스트는 LPC 버스에서 DMA 액세스를 수행한다. 요청은 장치의 LDRQ# 신호를 사용하여 6비트 요청(0 시작 비트, 3비트 DMA 채널 번호, 1비트 요청 레벨, 1 중지 비트)으로 수행된다.
DMA 사이클의 "주소"는 6비트(3비트 채널 번호, 1비트 터미널 카운트 표시, 2비트 전송 크기)로 구성되며, 두 개의 니블로 전송된다. 기본적으로 DMA 채널 0-3은 8비트 전송, 채널 5-7은 16비트 전송을 수행하지만, LPC 특정 확장을 통해 모든 채널에서 1, 2 또는 4바이트 전송이 가능하다.
0000의 일반적인 SYNC "준비" 패턴(또는 1010의 오류 패턴)은 해당 에뮬레이트된 DMA 요청 신호의 비활성화를 유발한다. 1001의 SYNC 패턴은 호스트가 장치의 DMA 요청을 여전히 활성 상태로 간주해야 함을 나타낸다.
3. 4. 직렬 인터럽트 (Serialized Interrupts)
인터럽트는 원래 PCI 버스용으로 개발된 "PCI용 직렬 인터럽트" 프로토콜을 사용하여 단일 공유 SERIRQ 회선을 통해 전송된다.[6] 호스트는 주기적으로 인터럽트 패킷을 전송하며, 각 인터럽트 요청에는 1클럭 타임 슬롯이 할당되고, 2 클럭 턴어라운드 사이클로 구분된다. 초기 동기화는 호스트가 수행한다.간단한 예는 다음과 같다.
- 호스트는 SERIRQ 회선을 4~8 클럭 동안 낮게 유지한 다음 2 클럭 턴어라운드 사이클을 수행한다. SERIRQ는 1 클럭 동안 높게 유지된 다음 두 번째 턴어라운드 클럭 동안 높게 플로팅된다.
- 장치가 IRQ#6을 요청해야 하는 경우 6×3=18 클럭을 기다린 다음 SERIRQ를 1 클럭 동안 낮게 하고 다른 클럭 동안 높게 한다.
장치는 호스트만 한 주기 이상 회선을 낮게 유지하기 때문에 프레임의 시작을 인식할 수 있다. 호스트는 클럭 주기를 세어 인터럽트를 식별한다. SERIRQ 회선이 18번째 클럭에서 낮게 유지되면 IRQ 18/3=6이 어서트된다.
인터럽트 슬롯의 수는 시스템별로 다르며, 17개가 일반적인 수이다. 16개의 ISA 호환 인터럽트(IRQ0–IRQ15)와 NMI가 있다.
마지막 인터럽트 슬롯 이후 호스트는 두 개 또는 세 개의 낮은 사이클과 두 개의 턴어라운드 사이클로 구성된 "정지" 신호를 추가한다.
"연속" 모드에서 호스트는 주기적으로 새 패킷을 시작한다. 또한 장치가 SERIRQ를 1 클럭 사이클 동안 낮게 유지하여 새 패킷을 요청하는 "조용한" 모드가 있다. 그러면 호스트는 다른 7 클럭 동안 회선을 낮게 유지한다. 이 시점부터 프로토콜은 동일하다.
모드는 각 패킷의 끝에서 호스트의 정지 신호 길이에 의해 제어된다. 세 개의 낮은 신호로 구성된 경우 연속 모드가 뒤따르고 호스트만 새 패킷을 시작할 수 있다. 정지 신호가 두 개의 낮은 클럭으로 구성된 경우 조용한 모드가 뒤따르고 모든 장치가 인터럽트 패킷을 시작할 수 있다.
3. 5. 성능
LPC 버스는 기존 PCI의 전기적 특성을 기반으로 설계되었다. 특히, 버스 신호 "전환"을 위해 두 개의 유휴 사이클이 필요한 제약이 있다. 첫 번째 사이클에서는 버스가 능동적으로 하이(high)로 구동되고, 두 번째 사이클에서는 풀업 저항에 의해 하이로 유지된다. 새로운 장치는 세 번째 사이클부터 데이터 전송을 시작할 수 있으며, LPC 작업은 이러한 전환에 많은 시간을 소비한다.LPC 버스는 ISA 버스와 유사한 성능을 갖도록 설계되었다. 데이터 전송 속도는 버스 액세스 유형(입출력, 메모리, DMA, 펌웨어)과 호스트 및 LPC 장치의 속도에 따라 달라진다. 대부분의 버스 사이클은 데이터 전송보다 오버헤드에 더 많은 시간을 소비한다.
4. 응용 분야
로우 핀 카운트(LPC) 버스는 펌웨어 저장 및 하드웨어 확장과 같은 분야에 사용된다.
인텔은 시스템 BIOS 이미지를 LPC 버스에 직접 연결된 단일 플래시 메모리 칩에 저장할 수 있도록 설계했다. 또한 운영체제 이미지와 소프트웨어 응용 프로그램을 병렬 ATA 포트 대신 LPC 버스에 직접 연결된 단일 플래시 메모리 칩에 넣을 수 있도록 했다.[8]
CPLD 또는 FPGA로 LPC 호스트나 주변 장치를 구현할 수 있다.[9]
4. 1. 펌웨어 저장
인텔은 시스템 BIOS 이미지를 LPC 버스에 직접 연결된 단일 플래시 메모리 칩에 저장할 수 있도록 LPC 버스를 설계했다. 또한 병렬 ATA 포트 대신 운영체제 이미지와 소프트웨어 응용 프로그램을 LPC 버스에 직접 연결된 단일 플래시 메모리 칩에 넣을 수 있도록 했다.[8]4. 2. 하드웨어 확장
CPLD 또는 FPGA로 LPC 호스트나 주변 장치를 구현할 수 있다.[9]초기 Xbox 게임 콘솔에는 LPC 디버그 포트가 있었는데, 이 포트를 통해 Xbox가 새로운 코드를 부팅하도록 할 수 있었다.[10][11]
5. 비 ISA 호환 트랜잭션
START 필드 값이 0000 또는 1111이 아닌 값은 다양한 비 ISA 호환 전송을 나타내는 데 사용된다.[7]
6. 지원 주변 장치
LPC 버스 사양은 연결 가능한 주변 장치의 유형을 제한한다. 허용되는 장치 클래스는 다음과 같다.[7]
- 슈퍼 I/O 장치
- 비휘발성 BIOS 메모리
- 펌웨어 허브
- 오디오 장치
- 임베디드 컨트롤러
각 클래스는 허용되는 버스 사이클에 제한이 있다.[7]
슈퍼 I/O 장치와 오디오 장치는 I/O 사이클, ISA 스타일의 타사 DMA 사이클을 수락하고, 버스 마스터 사이클을 생성할 수 있다. 일반 응용 프로그램 메모리 장치(예: 비휘발성 BIOS 메모리, LPC 플래시 장치)는 메모리 사이클을 수락할 수 있다. 펌웨어 허브는 펌웨어 메모리 사이클을 수락할 수 있다. 임베디드 컨트롤러는 I/O 사이클을 수락하고 버스 마스터 사이클을 생성할 수 있다.
호스트가 시작한 2바이트 메모리 사이클과 2바이트 I/O 사이클을 포함하여, 이러한 클래스에 유용하지 않다고 여겨지는 일부 ISA 사이클은 제거되었다. 이러한 제거된 전송 유형은 ISA 버스의 호스트에 의해 시작될 수 있었지만 LPC 버스에서는 시작될 수 없었다. 호스트는 2바이트 사이클을 시뮬레이션하기 위해 두 개의 1바이트 사이클로 분할해야 했다.[12]
LPC 버스에서는 ISA 스타일의 버스 마스터링이 ISA 스타일의 DMA 컨트롤러에 의존하지 않는 버스 마스터링 프로토콜로 대체되었다. 이는 장치가 어떤 DMA 채널에서 어떤 유형의 버스 마스터 사이클을 시작할 수 있는지에 대한 ISA의 제한을 제거하기 위해 수행되었다. LPC가 ISA에서 상속받은 ISA 스타일의 버스 사이클은 1바이트 호스트 시작 I/O 버스 사이클, 1바이트 호스트 시작 메모리 사이클 및 1바이트 또는 2바이트 호스트 시작 ISA 스타일 DMA 사이클이다.[7]
펌웨어 허브 외 장치의 성능 향상을 위해 추가된 사이클에는 LPC 스타일의 1, 2, 4바이트 버스 마스터 메모리 사이클, 1, 2, 4바이트 버스 마스터 I/O 사이클, 32비트 타사 DMA(ISA 스타일의 타사 DMA의 모든 제한 사항을 준수, 32비트 전송 가능)가 포함된다. 기존 ISA 스타일 DMA를 수락할 수 있는 모든 장치는 이 32비트 ISA 스타일 DMA를 사용할 수도 있다. 호스트는 32비트 ISA 스타일 DMA 사이클을 시작할 수 있고, 주변 장치는 버스 마스터 사이클을 시작할 수 있다. 펌웨어 허브는 펌웨어 주소와 일반 메모리 맵 I/O 주소가 충돌 없이 겹칠 수 있도록 펌웨어 허브만을 위해 설계된 펌웨어 사이클을 소비한다. 펌웨어 메모리 읽기는 한 번에 1, 2, 4, 16 또는 128바이트를 읽을 수 있었다. 펌웨어 메모리 쓰기는 한 번에 1, 2 또는 4바이트를 쓸 수 있었다.[7]
참조
[1]
간행물
SPI Flash
https://opensecurity[...]
2015-10-15
[2]
웹사이트
A Hijacker's Guide to the LPC bus
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2013-12-19
[3]
Specification
Installable LPC Debug Module Design Guide
https://www.usbid.co[...]
Intel
[4]
웹사이트
BIOS POST Code Reader with the Raspberry Pi Pico
https://github.com/h[...]
2024-09-11
[5]
웹사이트
Industrial motherboard peripherals: EXT-RS232
https://www.dfi.com/[...]
DFI
2024-09-11
[6]
문서
Serialized IRQ Support For PCI Systems
http://hackipedia.or[...]
1995-09-01
[7]
웹사이트
Intel Low Pin Count (LPC) Interface Specification
https://www.intel.co[...]
Intel
2002-08
[8]
뉴스
Flash Storage Alternatives for the Low-Pin-Count (LPC) Bus
http://www.eetimes.c[...]
2002-05-03
[9]
웹사이트
LPC Bus Controller. Reference Design RD1049
http://www.latticese[...]
Lattice Semiconductor
[10]
서적
Hacking the Xbox: An Introduction to Reverse Engineering
https://www.nostarch[...]
No Starch Press
[11]
문서
Modding the XBox
http://www.capn13.ne[...]
[12]
간행물
PC Architecture for Technicians: Level 1
2003-04-25
[13]
웹사이트
TCG PC Client Platform TPM Profile (PTP) Specification
https://trustedcompu[...]
Trusted Computing Group
2015-01-26
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이미지
https://images.slide[...]
2022-03
[15]
웹인용
A Hijacker's Guide to the LPC bus
https://online.tugra[...]
tugraz.at
2013-12-19
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