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비동기 회로

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목차

1. 개요

비동기 회로는 전역 클럭 없이 작동하는 디지털 회로의 한 유형이다. 동기식 회로와 달리, 비동기 회로는 입력 변화에 즉각적으로 반응하며 클럭 신호에 의존하지 않는다. 비동기 회로는 더 빠른 속도로 작동할 수 있고 전력 소비가 적으며, 회로 속도 적응성과 제조 공정 변화에 대한 견고성을 제공하는 장점이 있다. 하지만, 설계가 더 어렵고, 경쟁 상태에 취약하며, 동기식 회로에 비해 면적 오버헤드가 발생할 수 있다는 단점도 존재한다. 비동기 회로는 2상 및 4상 핸드셰이크 프로토콜과 번들 데이터, 멀티 레일 인코딩과 같은 다양한 통신 방식을 사용한다. 비동기 CPU는 파이프라인 제어 장치를 사용하여 데이터 흐름을 조정하며, 주어진 성능 수준에서 더 낮은 전력 소모와 가능한 최고 실행 속도를 제공할 수 있다.

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비동기 회로
개요
비동기 회로 타이밍도
비동기 회로는 클록 신호 없이 작동하는 디지털 회로이다.
정의클록 신호 없이 작동하는 디지털 회로
특징클록 신호에 의존하지 않음
신호 전파 지연에 의해 동작 속도 결정
전력 소모 감소 가능
EMI 문제 감소 가능
설계 방식
주요 설계 방식데이터 구동 방식
제어 신호 방식
데이터 구동 방식데이터 흐름에 따라 회로 동작
제어 신호 방식제어 신호에 의해 회로 동작
장점 및 단점
장점클록 스큐 문제 없음
평균적인 성능 향상 가능
낮은 전력 소모
EMI 감소
모듈성 및 재사용성 향상
단점설계 복잡성 증가
타이밍 검증 어려움
디버깅 어려움
응용 분야
주요 응용 분야저전력 시스템
고성능 시스템
암호화 회로
통신 회로
관련 용어
관련 용어자기 타이밍 회로
데이터플로우
핸드셰이킹 프로토콜
참고 자료
참고 자료Staunstrup, Jørgen (1994). A Formal Approach to Hardware Design. Springer USA. ISBN 978-1-4615-2764-0.
Horowitz, Mark (2007). Advanced VLSI Circuit Design Lecture. Stanford University, Computer Systems Laboratory.
Sparsø, Jens (April 2006). Asynchronous Circuit Design A Tutorial. Technical University of Denmark.
Nowick, S. M.; Singh, M. (May–June 2015). "Asynchronous Design — Part 1: Overview and Recent Advances". IEEE Design and Test. 32 (3): 5–18. doi:10.1109/MDAT.2015.2413759. S2CID 14644656.
Nowick, S. M.; Singh, M. (May–June 2015). "Asynchronous Design — Part 2: Systems and Methodologies". IEEE Design and Test. 32 (3): 19–28. doi:10.1109/MDAT.2015.2413757. S2CID 16732793.

2. 순차 논리의 종류

순차 논리는 동기식 논리 회로와 비동기식 논리 회로의 두 가지 유형으로 나눌 수 있다.

2. 1. 동기식 회로 (Synchronous Circuits)

동기식 논리 회로에서, 전자 발진기는 ''클럭 신호''라고 하는 일련의 반복적인, 동일 간격의 펄스를 생성한다. 클럭 신호는 IC의 모든 구성 요소에 공급된다. 플립플롭은 클럭 펄스의 에지에 의해 트리거될 때만 작동하므로 회로 전체의 논리 신호 변화는 동일한 시간에, 규칙적인 간격으로 시작된다. 회로의 모든 메모리 소자의 출력은 회로의 ''상태''라고 불린다. 동기식 회로의 상태는 클럭 펄스에서만 변경된다. 신호의 변화는 회로의 조합 논리 게이트를 통해 전파되는 데 일정 시간이 필요하다. 이 시간을 전파 지연이라고 한다.

2021년 현재 동기식 IC의 타이밍은 상당한 엔지니어링 노력과 정교한 설계 자동화 도구를 필요로 한다.[6] 설계자는 클럭 도착이 결함이 없는지 확인해야 한다. IC의 크기와 복잡성이 계속 증가함에 따라(예: ASIC) 이는 어려운 과제이다.[6] 거대한 회로에서 클럭 분배 네트워크를 통해 전송된 신호는 종종 서로 다른 부분에 서로 다른 시간에 도달한다.[6] 이 문제는 널리 "클럭 스큐"로 알려져 있다.[6]

최대 가능한 클럭 속도는 임계 경로라고 하는 가장 긴 전파 지연을 가진 논리 경로에 의해 제한된다. 그렇기 때문에 빠르게 작동할 수 있는 경로는 대부분의 시간 동안 유휴 상태가 된다. 널리 분산된 클럭 네트워크는 많은 유용한 전력을 소비하며 회로가 입력을 수신하고 있는지 여부와 관계없이 실행되어야 한다.[6] 이러한 수준의 복잡성 때문에 테스트 및 디버깅은 동기식 회로의 모든 측면에서 개발 시간의 절반 이상을 차지한다.[6]

2. 2. 비동기식 회로 (Asynchronous Circuits)

비동기 회로는 전역 클럭이 필요하지 않으며, 입력이 변경되는 즉시 회로의 상태가 변경된다. 로컬 기능 블록은 여전히 사용될 수 있지만 ''클록 왜곡'' 문제는 여전히 허용될 수 있다.

비동기 회로는 입력을 처리하기 위해 클록 펄스를 기다릴 필요가 없으므로 더 빠르게 작동할 수 있다. 이론적으로 속도는 전파 지연과 논리 게이트 및 기타 요소에 의해서만 제한된다.

그러나 비동기 회로는 설계하기가 더 어렵고 동기 회로에서 발견되지 않는 문제에 취약하다. 이는 비동기 회로의 결과 상태가 게이트의 입력 도착 시간에 따라 민감하게 반응할 수 있기 때문이다. 두 입력의 전환이 거의 동시에 도착하면 게이트의 전파 지연의 약간의 차이에 따라 회로가 잘못된 상태로 들어갈 수 있다. 이를 경쟁 상태라고 한다. 동기 회로에서는 동기 시스템 외부의 입력, 즉 ''비동기 입력''으로 인해 경쟁 상태가 발생할 수 있으므로 이 문제가 덜 심각하다.

몇몇 완전 비동기 디지털 시스템이 구축되었지만, 오늘날 비동기 회로는 속도가 중요한 신호 처리 회로와 같이 동기 시스템의 몇 가지 중요한 부분에서 일반적으로 사용된다.

3. 이론적 기반

비동기 회로 이론은 1950년대 중반 데이비드 E. 뮬러(David E. Muller)가 처음 제시했으며,[7] 이후 레이먼드 밀러의 저서 "스위칭 이론"(Switching Theory)에 소개되었다.[8]

"비동기 로직"은 다양한 설계 스타일을 포괄하는 용어이다.[9] 로컬에서 생성된 지연 모델로 완료를 나타내는 묶음 지연 모델부터, 회로 요소의 임의 지연을 수용할 수 있는 지연 무감응 설계까지 다양한 방식이 존재한다. 지연 무감응 설계는 묶음 데이터 구현보다 큰 회로를 생성하지만, 레이아웃 및 매개변수 변화에 둔감하여 "설계상 정확"하다는 장점이 있다.

3. 1. 비동기 논리 (Asynchronous Logic)

비동기 논리는 클럭 신호 없이 작동하는 비동기 디지털 시스템 설계를 위해 필요한 논리이다. 클럭 신호가 없으므로 개별 논리 소자가 특정 시간에 개별적인 참/거짓 상태를 갖는다고 신뢰할 수 없다. 따라서 부울 (2 값) 논리는 이에 적합하지 않으므로 확장이 필요하다.

1984년부터 바딤 O. 바슈케비치는 'venjunction'(비동기 연산자 "''x''∠''y''"는 "배경 ''y''에서 ''x'' 전환" 또는 "''y''일 때 ''x''이면") 및 'sequention'(우선 순위 기호 "''x''''i''≻''x''''j''" 및 "''x''''i''≺''x''''j''")이라고 불리는 새로운 논리 연산을 기반으로 하는 접근 방식을 개발했다. 이는 요소의 현재 값뿐만 아니라 그 역사도 고려한다.

칼 M. 판트는 2005년 저서 ''논리적으로 결정된 설계''에서 4 값 논리를 사용하여 ''null''과 ''중간'' 값을 추가하는 비동기 논리에 대한 다른 이론적 처리를 개발했다. 이 아키텍처는 준 지연 무감각하기 때문에 중요하다. 스콧 C. 스미스와 지아 디는 판트의 Null Convention Logic의 초저전력 변형을 개발했으며, 여기에는 다중 임계값 CMOS가 통합되어 있다. 이 변형은 Multi-threshold Null Convention Logic (MTNCL), 또는 Sleep Convention Logic (SCL)이라고 한다.

3. 2. 페트리 넷 (Petri Nets)

페트리 넷은 비동기 회로를 추론하기 위한 매력적이고 강력한 모델이다. (기타 동시성 모델 참조). 특히 유용한 유형의 해석된 페트리 넷인 신호 전이 그래프(STG)는 1985년 레오니드 로젠블룸(Leonid Rosenblum)과 알렉스 야코블레프(Alex Yakovlev)[10], 그리고 팜-안 츄(Tam-Anh Chu)[11]에 의해 독립적으로 제안되었다. 이후 STG는 이론과 실제에서 광범위하게 연구되었으며,[12][13] 이로 인해 Petrify[14] 및 Workcraft[15]와 같은 비동기 제어 회로 분석 및 합성을 위한 인기 있는 소프트웨어 도구가 개발되었다.

페트리 넷 이후 액터 모델 및 프로세스 계산을 포함하여 비동기 회로를 모델링할 수 있는 다른 동시성 모델이 개발되었다.

4. 장점

비동기 회로는 준 지연 무관 (QDI) 회로와 같이 여러 가지 장점을 가진다. 준 지연 무관 회로는 일반적으로 계산 보편성을 유지하는 비동기 논리의 가장 "순수한" 형태로 간주된다.[16][17] 성능 향상과 면적 및 전력 감소를 위해 타이밍 제약을 사용하는 덜 순수한 형태의 비동기 회로도 여러 가지 장점을 가지고 있다.


  • 메타 안정성 및 중재자를 견고하고 저렴하게 처리한다.
  • 평균 사례 성능: 작동의 평균 사례 시간(지연)은 동기 회로에서와 같이 구성 요소(게이트, 와이어, 블록 등)의 최악의 경우 완료 시간에 제한되지 않는다.[18] 이로 인해 더 나은 대기 시간 및 처리량 성능이 발생한다.[19]
  • 예로는 동기식보다 빠른 병렬 접두사 가산기를 설계하는 데 적용된 '추측 완료'[16][17]와 최고의 동기식 설계를 능가하는 고성능 배정밀도 부동 소수점 가산기[18]가 있다.
  • 조기 완료: 입력 처리 결과가 예측 가능하거나 관련이 없는 경우 출력이 미리 생성될 수 있다.
  • 고유 탄성: 파이프라인 입력에 다양한 수의 데이터 항목이 언제든지 나타날 수 있다(파이프라인은 연결된 기능 블록의 캐스케이드 의미). 이것은 비클럭 파이프라인 단계(기능 블록) 지연으로 인한 가변 입력 및 출력 속도를 우아하게 처리하는 동시에 고성능에 기여한다(혼잡은 여전히 가능하지만 입력-출력 게이트 지연도 고려해야 한다[19]).
  • 기능 블록 간의 타이밍 일치도 필요하지 않다. 다른 지연 모델(게이트/와이어 지연 시간 예측)을 고려할 때 비동기 회로 구현의 실제 접근 방식에 따라 달라진다.[20]
  • 높은 팬아웃 및 타이밍에 민감한 클럭 신호를 분배하는 데 점점 더 어려워지는 문제로부터 자유롭다.
  • 회로 속도는 최악의 경우 가정에 의해 규정된 속도에 고정되지 않고 변화하는 온도 및 전압 조건에 적응한다.
  • 낮고, 필요 시 전력 소비량 감소.[21] 제로 대기 전력 소비.[22] 2005년에 엡손(Epson)은 동기식 설계에 비해 70% 더 낮은 전력 소비를 보고했다.[22] 또한 클럭 드라이버를 제거할 수 있어 전력 소비를 크게 줄일 수 있다. 그러나 특정 인코딩을 사용할 때 비동기 회로는 더 많은 영역이 필요할 수 있으며, 기본 프로세스에 누설 특성이 좋지 않은 경우(예: high-κ 유전체 도입 전에 사용된 딥 서브마이크로미터 프로세스) 유사한 전력 오버헤드를 추가한다.
  • 회로의 로컬 비동기 기능 도메인 간의 전력 일치가 필요하지 않다. 동기 회로는 클럭 에지 바로 앞에서 많은 양의 전류를 소비하는 경향이 있다. 클럭 에지 직후 노드의 스위칭 수(따라서 인출된 전류량)가 빠르게 감소하여 다음 클럭 에지 직전에 0에 도달한다. 비동기 회로에서 노드의 스위칭 시간은 이러한 방식으로 상관 관계가 없으므로 전류 인출은 더 균일하고 덜 버스트하는 경향이 있다.
  • 트랜지스터 간의 제조 전송 프로세스(다이가 축소됨에 따라 반도체 산업이 직면한 가장 심각한 문제 중 하나), 전압 공급, 온도 및 제조 공정 매개변수의 변화에 대한 견고성.
  • 덜 심각한 전자기 간섭 (EMI).[22] 동기 회로는 클럭 주파수(또는 그 근처) 및 고조파에서 많은 EMI를 생성한다. 비동기 회로는 스펙트럼 전체에 훨씬 더 균등하게 분산된 EMI 패턴을 생성한다.[22]
  • 설계 모듈성(재사용), 향상된 잡음 내성 및 전자기 적합성. 비동기 회로는 공정 변동 및 외부 전압 변동에 더 강하다.

5. 단점

비동기 회로는 설계하기가 더 어렵고 동기 회로에서 발견되지 않는 문제에 취약하다. 이는 비동기 회로의 결과 상태가 게이트의 입력 도착 시간에 따라 민감하게 반응할 수 있기 때문이다. 두 입력의 전환이 거의 동시에 도착하면 게이트의 전파 지연의 약간의 차이에 따라 회로가 잘못된 상태로 들어갈 수 있다.[23]

이를 경쟁 상태라고 한다. 동기 회로에서는 동기 시스템 외부의 입력, 즉 ''비동기 입력''으로 인해 경쟁 상태가 발생할 수 있으므로 이 문제가 덜 심각하다.

몇몇 완전 비동기 디지털 시스템이 구축되었지만, 오늘날 비동기 회로는 속도가 중요한 신호 처리 회로와 같이 동기 시스템의 몇 가지 중요한 부분에서 일반적으로 사용된다.


  • 핸드셰이킹 구현에 따른 문제: 핸드셰이킹을 구현하는 추가 로직으로 인해 면적 오버헤드가 발생한다.[23] 어떤 경우에는 비동기식 설계가 완료 감지 및 테스트를 위한 설계 회로의 추가로 인해 동기식 설계보다 최대 두 배의 자원(면적, 회로 속도, 전력 소비)을 필요로 할 수 있다.[23]
  • 설계 인력 부족: 1990년대와 2000년대 초반까지 동기식 설계에 비해 비동기식 회로 설계에 대한 교육을 받거나 경험이 있는 사람이 많지 않다.[23]
  • 테스트 및 디버깅의 어려움: 동기식 설계는 비동기식 설계보다 테스트하고 디버깅하기가 본질적으로 더 쉽다.[24] 그러나 이러한 입장은 Fant에 의해 반박되는데, 그는 동기식 논리의 겉보기 단순성은 일반적인 설계 접근 방식에서 사용되는 수학적 모델의 인공물이라고 주장한다.
  • 클럭 게이팅과의 비교: 더 일반적인 동기식 설계의 클럭 게이팅은 비동기식 이상을 근사한 것이며, 어떤 경우에는 그 단순성이 완전한 비동기식 설계의 장점보다 클 수 있다.
  • 성능 저하 가능성: 비동기식 회로의 성능(속도)은 입력 완료가 필요한 아키텍처(더 복잡한 데이터 경로)에서 감소할 수 있다.[25]
  • 전용 EDA 도구 부족: 비동기식 설계에 초점을 맞춘 전용 상업용 EDA 도구의 부족.[25] 그러나 2006년 현재 상황은 서서히 개선되고 있었다.

6. 통신

비동기 통신 채널은 프로토콜과 데이터 인코딩 방식에 따라 여러 가지로 분류할 수 있다. 프로토콜에는 2상 핸드셰이크와 4상 핸드셰이크가 있으며, 데이터 인코딩에는 번들 데이터 인코딩과 멀티 레일 인코딩이 널리 사용된다.

6. 1. 프로토콜 (Protocols)

널리 사용되는 두 가지 프로토콜 계열은 통신이 인코딩되는 방식에서 차이가 있다.

  • '''2상 핸드셰이크''' (2상 프로토콜, 비-제로 복귀(NRZ) 인코딩 또는 전이 신호라고도 함): 통신은 임의의 와이어 전이로 표현된다. 0에서 1로의 전이와 1에서 0으로의 전이 모두 통신으로 간주된다.
  • '''4상 핸드셰이크''' (4상 프로토콜 또는 제로 복귀(RZ) 인코딩이라고도 함): 통신은 와이어 전이와 리셋으로 표현된다. 0에서 1로의 전이 시퀀스 및 다시 0으로의 전이는 단일 통신으로 간주된다.


2상 및 4상 핸드셰이크. 위: 송신자와 수신자가 단순한 요청 및 응답 신호로 통신. 송신자는 요청 라인을 구동하고 수신자는 응답 라인을 구동. 중간: 두 개의 2상 통신의 타이밍 다이어그램. 하단: 하나의 4상 통신의 타이밍 다이어그램.


통신당 더 많은 전이를 포함함에도 불구하고, 4상 프로토콜을 구현하는 회로는 일반적으로 2상 프로토콜보다 빠르고 간단하다. 신호 라인이 각 통신의 끝에서 원래 상태로 돌아가기 때문이다. 2상 프로토콜에서 회로 구현은 신호 라인의 상태를 내부적으로 저장해야 한다.

이러한 기본적인 구별은 다양한 프로토콜을 설명하지는 않는다. 이러한 프로토콜은 요청 및 응답만 인코딩하거나 데이터도 인코딩할 수 있으며, 이는 널리 사용되는 다중 와이어 데이터 인코딩으로 이어진다. 래치를 제거하기 위해 요청 및 응답에 단일 와이어를 사용하거나, 여러 유효 전압을 사용하거나, 펄스만 사용하거나, 타이밍을 균형 있게 하는 등, 덜 일반적인 많은 다른 프로토콜이 제안되었다.

6. 2. 데이터 인코딩 (Data Encoding)

비동기 회로에서 널리 사용되는 데이터 인코딩 방식에는 번들 데이터 인코딩과 멀티 레일 인코딩이 있다.
번들 데이터 인코딩 (Bundled-Data Encoding)번들 데이터 인코딩은 데이터 비트당 하나의 와이어를 사용하고, 별도의 요청(Request) 및 응답(Acknowledge) 신호를 사용하여 데이터 전송을 제어한다. 이는 동기 회로에서 사용되는 인코딩 방식과 유사하지만, 클럭 신호 대신 요청 및 응답 신호를 사용한다는 차이점이 있다.

  • 동작 방식:

1. 송신기는 요청 신호를 통해 데이터가 준비되었음을 알린다.

2. 수신기는 응답 신호를 통해 새로운 데이터를 받을 준비가 되었음을 알린다.

3. 요청 신호는 데이터와 함께 묶여(번들) 전송되므로 "번들 데이터"라는 이름이 붙었다.

번들 데이터 회로는 2상 또는 4상 프로토콜을 모두 사용할 수 있으며, 마이크로파이프라인이라고도 불린다.

4상 번들 데이터 통신. 상단: 데이터 라인, 요청 라인 및 응답 라인으로 송신기와 수신기가 연결되어 있다. 하단: 번들 데이터 통신의 타이밍 다이어그램. 요청 라인이 낮을 때 데이터는 무효로 간주되며 언제든지 변경될 수 있다.

멀티 레일 인코딩 (Multi-Rail Encoding)멀티 레일 인코딩은 여러 개의 와이어를 사용하여 데이터를 표현하며, 별도의 응답 신호가 없다. 데이터의 가용성은 요청 신호 대신 데이터 와이어 자체의 전환으로 표시되므로, 지연에 민감하지 않은 통신이 가능하다.

  • 주요 특징:
  • 비트와 와이어 간 일대일 대응 관계가 없다.
  • 데이터 와이어의 전환 자체가 데이터 가용성을 나타낸다.
  • 지연에 민감하지 않다.

  • 일반적인 멀티 레일 인코딩 방식:
  • 원-핫 (One-Hot) 인코딩: n개의 와이어 중 하나에서 통신하여 n진수를 표현한다. 예를 들어, 4개의 와이어 중 하나에 신호를 보내 4가지 상태(0, 1, 2, 3)를 나타낼 수 있다.
  • 듀얼 레일 (Dual-Rail) 인코딩: 각 비트를 한 쌍의 와이어로 표현한다. 한 와이어는 비트 값 0을, 다른 와이어는 비트 값 1을 나타낸다. 예를 들어, 2비트 숫자는 총 4개의 와이어(두 쌍)로 표현된다.


듀얼 레일 및 1-of-4 통신의 다이어그램. 위: 송신자와 수신자는 데이터 라인과 응답 라인으로 연결되어 있다. 중간: 1-of-4 인코딩으로 송신자가 값 0, 1, 2, 3을 수신자에게 전달하는 타이밍 다이어그램. 하단: 듀얼 레일 인코딩으로 송신자가 동일한 값을 수신자에게 전달하는 타이밍 다이어그램. 이 특정 데이터 크기의 경우 듀얼 레일 인코딩은 2x1-of-2 인코딩과 동일하다.


4상 프로토콜을 사용하는 듀얼 레일 인코딩이 가장 일반적이며, ''3상 인코딩''이라고도 한다. 2상 듀얼 레일 인코딩은 ''4상 인코딩'' 또는 레벨 인코딩 듀얼 레일이라고도 불리며, 원-핫 인코딩보다 간단하게 구현할 수 있다.

7. 비동기 CPU (Asynchronous CPU)

비동기 CPU는 기존 프로세서와 달리 중앙 클럭 없이 동작한다. 파이프라인 제어 또는 FIFO 시퀀서를 사용하여 CPU 각 단계의 동작을 조정하며, 이를 통해 중앙 클럭이 불필요하다.[26] 이러한 설계 방식은 다음과 같은 장점을 가진다.


  • 다양한 속도: 구성 요소들이 서로 다른 속도로 실행될 수 있다. 클럭 방식 CPU에서는 모든 구성 요소가 중앙 클럭에 동기화되어야 하지만, 비동기 CPU에서는 이러한 제약이 없다.
  • 빠른 연산 처리: 연산이 예상보다 빨리 완료되면, 다음 단계는 중앙 클럭과의 동기화를 기다리지 않고 즉시 결과를 처리할 수 있다. 이는 처리되는 데이터의 속성(예: 0 또는 1을 곱하는 경우)이나 주변 환경(예: 낮은 온도)에 따라 달라질 수 있다.


이러한 특징들 덕분에 비동기 CPU는 주어진 성능 수준에서 더 낮은 전력을 소모하고, 가능한 최고 실행 속도를 낼 수 있다는 장점을 가진다.[27]

하지만, 대부분의 CPU 설계 도구가 클럭 방식 CPU(동기 회로)를 가정하고 만들어졌기 때문에, 무클럭 CPU를 설계하는 것은 어렵다.[26] 무클럭 CPU를 만들기 위해서는 설계 도구를 수정하고, 설계가 준안정성 문제를 피하도록 추가적인 테스트를 해야 한다. 예를 들어, AMULET을 설계한 그룹은 AMULET3의 복잡한 설계를 처리하기 위해 LARD라는 도구를 개발하기도 했다.[27]

7. 1. 비동기 CPU의 예시

ORDVAC(1951)은 ENIAC의 후속 기종으로, 최초의 비동기식 컴퓨터였다.[37][38]

ILLIAC II(1962)는 최초의 완전 비동기식, 속도 독립적인 프로세서 설계였으며, 당시 가장 강력한 컴퓨터였다.[37]

1980년대 중반부터 칼텍은 비동기 회로의 성능과 에너지 효율성을 평가하기 위해 4개의 비상업용 CPU를 설계했다.[28][29]

; 칼텍 비동기 마이크로프로세서(CAM)

1988년에 칼텍에서 제작한 최초의 비동기, 준 지연 무관(QDI) 마이크로프로세서이다.[28][30] 16비트 RISC ISA와 별도의 명령 및 데이터 메모리를 가지고 있었다.[28] MOSIS를 통해 제조되었고, DARPA의 자금 지원을 받았다. 해군 연구국, 육군 연구소, 공군 과학 연구국의 감독을 받았다.

뜨거운 커피 한 잔을 칩 위에 올려놓으면, 펄스 속도(유효 "클럭 속도")는 가열된 트랜지스터의 성능 저하에 적응하기 위해 자연스럽게 느려졌다. 액체 질소를 칩에 부었을 때, 추가적인 개입 없이 명령 속도가 급증했다. 또한, 낮은 온도에서는 칩에 공급되는 전압을 안전하게 증가시킬 수 있었고, 이 역시 추가적인 구성 없이 명령 속도를 향상시켰다.

; MiniMIPS

1998년에 제작된 실험적인 비동기 MIPS I 기반 마이크로컨트롤러이다.

; Lutonium 8051

2003년에 제작되었으며, 에너지 효율을 위해 설계된 준 지연 무관 비동기 마이크로컨트롤러였다.[29] 이 마이크로컨트롤러는 하버드 아키텍처를 따랐다.[29]

칼텍 CPU의 성능 비교 (MIPS)
이름년도워드 크기(비트)트랜지스터 (개)크기 (mm)노드 크기 (μm)1.5V2V3.3V5V10V
CAM SCMOS19881620N/A1.6N/A5N/A1826
MiniMIPS CMOS19983220008×140.660100180N/AN/A
Lutonium 8051 CMOS20038N/AN/A0.18200N/AN/AN/A4



2004년, 엡손(Epson)은 세계 최초의 벤더블 마이크로프로세서인 8비트 비동기 칩 ACT11을 제조했다.[31][32][33][34][35] 이 프로세서는 스마트 카드에 사용하도록 설계되었다.

2014년, IBM은 비동기 방식으로 작동하는 SyNAPSE 개발 칩을 발표했다. 이 칩은 패턴 인식 벤치마크에서 기존 컴퓨팅 시스템보다 훨씬 적은 전력을 소비한다.[36]

참조

[1] 서적 A Formal Approach to Hardware Design https://www.worldcat[...] Springer USA 1994
[2] 웹사이트 Advanced VLSI Circuit Design Lecture https://web.stanford[...] Stanford University, Computer Systems Laboratory 2007
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