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컴퓨트 익스프레스 링크

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목차

1. 개요

컴퓨트 익스프레스 링크(CXL)는 인텔 주도로 개발된 기술로, 2019년 CXL 컨소시엄 결성을 통해 시작되었다. CXL은 CPU와 가속기, 메모리 간의 고대역폭, 저지연 연결을 제공하며, CXL.io, CXL.cache, CXL.mem 세 가지 프로토콜을 사용한다. 2019년 CXL 1.0, 2020년 CXL 2.0, 2022년 CXL 3.0 사양이 발표되었으며, PCIe 5.0, 6.0 물리적 인터페이스를 기반으로 한다. CXL은 Type 1, Type 2, Type 3의 세 가지 장치 유형을 지원하며, 메모리 확장 및 가속기 연결에 사용된다.

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컴퓨트 익스프레스 링크
개요
이름컴퓨트 익스프레스 링크
발명일2019년
웹사이트Compute Express Link 공식 웹사이트
기술 사양
속도전이중
1.x, 2.032 GT/s
대역폭 (1 레인)3.938 GB/s
대역폭 (16 레인)63.015 GB/s
3.x64 GT/s
대역폭 (1 레인)7.563 GB/s
대역폭 (16 레인)121.0 GB/s
장치 수4096
개발
개발사인텔

2. 역사

인텔이 주로 개발한 컴퓨트 익스프레스 링크(CXL) 기술은 2019년 3월, 알리바바 그룹, 시스코 시스템즈, 델 EMC, 메타, 구글, 휴렛 팩커드 엔터프라이즈(HPE), 화웨이, 인텔 코퍼레이션, 마이크로소프트를 창립 멤버로 하는 CXL 컨소시엄 결성을 통해 시작되어, 2019년 9월에 공식적으로 법인화되었다.[7][23][8]

2022년 1월 기준, AMD, 엔비디아, 삼성전자, 자일링스가 이사회 창립 멤버로 합류했으며, ARM, 브로드컴 등 다수의 기업들이 기여 멤버로 참여했다.[9][10] PCI-SIG,[11] Gen-Z,[12] SNIA,[13] DMTF[14] 등 여러 업계 파트너들이 CXL 컨소시엄과 협력하고 있다.

2020년 4월, CXL 컨소시엄과 Gen-Z 컨소시엄은 상호 운용성 구현 계획을 발표했고,[15][16] 2021년 11월, Gen-Z 사양 및 자산은 CXL로 이전되었다.[18] 2022년 8월, OpenCAPI 사양 및 자산 또한 CXL 컨소시엄으로 이전되었다.[20][21]

2. 1. 사양 (Specifications)

2019년 3월 11일, PCIe 5.0을 기반으로 한 CXL 1.0 사양이 출시되었다.[23] 이 사양은 호스트 CPU가 캐시 일관성 프로토콜을 사용하여 가속기 장치의 공유 메모리에 접근할 수 있도록 한다. CXL 1.1 사양은 2019년 6월에 출시되었다.

2020년 11월 10일, CXL 2.0 사양이 출시되었다. 이 버전은 CXL 스위칭을 지원하여 여러 개의 CXL 1.x 및 2.0 장치를 CXL 2.0 호스트 프로세서에 연결하거나, 분산 공유 메모리 및 분산 스토리지 구성에서 각 장치를 여러 호스트 프로세서로 풀링할 수 있도록 한다. 또한 장치 무결성 및 데이터 암호화를 구현한다.[37] CXL 2.0은 PCIe 5.0 PHY를 그대로 사용하기 때문에 CXL 1.x에서 대역폭 증가는 없다.

2022년 8월 2일, PCIe 6.0 물리적 인터페이스와 PAM-4 코딩을 기반으로 대역폭이 두 배 증가한 CXL 3.0 사양이 출시되었다. 새로운 기능으로는 다단계 스위칭 및 포트당 여러 장치 유형을 갖춘 패브릭 기능과 피어 투 피어 DMA 및 메모리 공유를 통한 향상된 일관성이 포함된다.[24][25]

2023년 11월 14일, CXL 3.1 사양이 출시되었다.

2. 2. 구현 (Implementations)

2019년 4월, 인텔은 CXL을 지원하는 Agilex FPGA 제품군을 발표했다.[26]

2021년 5월 11일, 삼성전자는 데이터 센터 및 차세대 PC에서 사용할 수 있는 테라바이트급 메모리 확장을 지원하는 128GB DDR5 기반 메모리 확장 모듈을 발표했다.[27] 2022년 5월 10일에는 독점 메모리 컨트롤러를 기반으로 하는 업데이트된 512GB 버전이 출시되었다.[28]

2021년에는 인텔 사파이어 래피즈 프로세서[29]와 AMD 젠 4 EPYC "제노아" 및 "베르가모" 프로세서에 대한 CXL 1.1 지원이 발표되었다.[30]

ACM/IEEE 슈퍼컴퓨팅 컨퍼런스 (SC21)에서 인텔,[31] 아스테라, 램버스, 시놉시스, 삼성, 텔레다인 르크로이를 포함한 공급업체들이 CXL 장치를 선보였다.[32][33][34]

2023년 8월 7일(미국 시간), 마이크론이 샘플 출하를 시작했다.[76]

3. 프로토콜 (Protocols)

CXL 트랜잭션 계층은 단일 링크에서 세 가지 동적으로 다중화된(요구에 따라 변경됨) ''하위 프로토콜''로 구성된다.[35][36][37]


  • '''CXL.io''' – PCI Express 5.0(CXL 3.0 이후에는 PCIe 6.0)을 기반으로 하며, 구성, 링크 초기화 및 관리, 장치 검색 및 열거, 인터럽트, DMA 및 비-코히어런트 로드/저장을 사용한 레지스터 I/O 액세스를 제공한다. [38]
  • '''CXL.cache''' – 호스트와 장치 간의 상호 작용을 정의하며, 주변 장치가 낮은 대기 시간 요청/응답 인터페이스를 통해 호스트 CPU 메모리에 코히어런트하게 접근하고 캐시할 수 있도록 한다.[38]
  • '''CXL.mem''' – 호스트 CPU가 휘발성(RAM) 및 영구적 비-휘발성(플래시 메모리) 스토리지 모두에 대해 로드/저장 명령을 사용하여 장치에 연결된 메모리에 코히어런트하게 접근할 수 있도록 한다.[38]


CXL.cache 및 CXL.mem 프로토콜은 CXL.io 프로토콜 링크 및 트랜잭션 계층과 별도로 공통 링크/트랜잭션 계층으로 작동한다. 이러한 프로토콜/계층은 표준 PCIe 5.0 PHY를 통해 전송되기 전에 중재 및 다중화(ARB/MUX) 블록에 의해 함께 다중화되며, 이는 16바이트 데이터 '슬롯' 4개와 2바이트 순환 중복 검사 (CRC) 값으로 구성된 고정 폭 528비트(66바이트) 흐름 제어 유닛 (FLIT) 블록을 사용한다.[36] CXL FLIT는 가변 프레임 크기 형식으로 PCIe 표준 트랜잭션 계층 패킷(TLP) 및 데이터 링크 계층 패킷(DLLP) 데이터를 캡슐화한다.[39][40]

CXL 3.0은 PAM-4 전송 모드에서 256바이트 FLIT를 도입했다.

4. 장치 유형 (Device types)

CXL은 세 가지 주요 장치 유형을 지원한다.[37]


  • Type 1 (CXL.io, CXL.cache): 로컬 메모리가 없는 특수 가속기 (예: 스마트 NIC)이다. 이 장치는 호스트 CPU 메모리에 대한 코히어런트(일관성) 접근에 의존한다.[38]
  • Type 2 (CXL.io, CXL.cache, CXL.mem): GDDR 또는 HBM 로컬 메모리를 갖춘 범용 가속기 (GPU, ASIC, FPGA)이다. 장치는 호스트 CPU의 메모리에 코히어런트하게 접근하거나 호스트 CPU에서 장치 로컬 메모리에 코히어런트 또는 비코히어런트 접근을 제공할 수 있다.[38]
  • Type 3 (CXL.io, CXL.mem): 메모리 확장 보드 및 영구 메모리이다. 장치는 호스트 CPU에 로컬 DRAM 또는 바이트 주소 지정이 가능한 비휘발성 저장소에 대한 낮은 지연 시간 접근을 제공한다.[38]


2 유형 장치는 장치 드라이버에 의해 관리되는 두 가지 메모리 일관성 모드를 구현한다. 장치 바이어스 모드에서는 장치가 로컬 메모리에 직접 접근하며 CPU에서 캐싱이 수행되지 않는다. 호스트 바이어스 모드에서는 호스트 CPU의 캐시 컨트롤러가 장치 메모리에 대한 모든 접근을 처리한다. 일관성 모드는 2 유형 장치의 로컬 메모리에 있는 변환 테이블에 저장된 각 4 KB 페이지에 대해 개별적으로 설정할 수 있다. 다른 CPU 대 CPU 메모리 일관성 프로토콜과 달리 이 배열은 호스트 CPU 메모리 컨트롤러가 캐시 에이전트를 구현하기만 하면 되므로, 이러한 비대칭 접근 방식은 구현 복잡성을 줄이고 지연 시간을 줄인다.[36]

CXL 2.0은 트리 기반 장치 패브릭에서의 스위칭을 지원하여 PCIe, CXL 1.1 및 CXL 2.0 장치가 여러 호스트에 의해 관리될 수 있는 단일 및 다중 로직 장치의 가상 계층 구조를 형성할 수 있도록 했다.[41]

CXL 3.0은 바이어스 모드를 향상된 일관성 의미론으로 대체하여 장치가 로컬 메모리를 변경했을 때 2 유형 및 3 유형 장치가 호스트 캐시의 데이터를 백 무효화할 수 있도록 했다. 향상된 일관성은 또한 동일한 일관성 도메인 내에서 장치의 가상 계층 구조 내에서 피어 투 피어 전송을 구현하는 데 도움이 된다. 또한 각 장치에 별도의 세그먼트가 할당되는 메모리 풀링과 달리 여러 장치 간에 동일한 메모리 세그먼트를 공유하는 것을 지원한다.[42]

CXL 3.0은 각 CXL 루트 포트당 여러 개의 1 유형 및 2 유형 장치를 허용하며, 메시, 링 또는 스플라인/리프와 같은 비 트리 토폴로지를 갖춘 장치 패브릭을 구현하는 데 도움이 되는 다단계 스위칭을 추가한다. 각 노드는 모든 유형의 호스트 또는 장치가 될 수 있다. 3 유형 장치는 메모리 장치를 직접 호스트 연결 없이 스위치 노드에 연결하는 GFAM(Global Fabric Attached Memory) 모드를 구현할 수 있다. 장치와 호스트는 최대 4,096개의 노드를 지원하는 포트 기반 라우팅(PBR) 주소 지정 메커니즘을 사용한다.[42]

5. 지연 시간 (Latency)

CXL 메모리 컨트롤러는 일반적으로 약 200ns의 지연 시간을 추가한다.[44]

참조

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[2] 웹사이트 Synopsys Delivers Industry's First Compute Express Link (CXL) IP Solution for Breakthrough Performance in Data-Intensive SoCs https://finance.yaho[...] Yahoo! Finance 2019-11-09
[3] 웹사이트 A Milestone in Moving Data https://newsroom.int[...] Intel 2019-11-09
[4] 웹사이트 Compute Express Link Consortium (CXL) Officially Incorporates; Announces Expanded Board of Directors https://www.business[...] Business Wire 2019-11-09
[5] 웹사이트 StackPath https://www.electron[...] 2023-02-03
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[7] 웹사이트 Intel, Google and others join forces for CXL interconnect https://www.datacent[...] 2019-03-13
[8] 웹사이트 Compute Express Link Consortium (CXL) Officially Incorporates; Announces Expanded Board of Directors https://www.business[...] 2019-09-17
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[13] 웹사이트 SNIA and CXL Consortium Form Strategic Alliance https://www.computee[...] 2022-01-16
[14] 웹사이트 DMTF and CXL Consortium Establish Work Register https://www.computee[...] 2022-01-16
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