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하이퍼트랜스포트

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목차

1. 개요

하이퍼트랜스포트는 2001년 처음 등장한 고속 상호 연결 기술로, CPU와 칩셋, 주변 장치 간의 데이터 전송을 향상시키는 데 사용된다. 초기 버전부터 여러 차례 업그레이드되었으며, 32비트 링크 너비와 최대 3.2 GHz의 주파수를 지원하여 최대 51.2 GB/s의 대역폭을 제공한다. AMD의 CPU 및 칩셋을 비롯하여 다양한 분야에서 활용되었으며, NUMA 멀티프로세서 시스템, 라우터, 스위치, 코프로세서 연결 등에서 그 응용 범위를 넓혀갔다. 인피니티 패브릭은 하이퍼트랜스포트의 상위 집합으로, AMD의 CPU와 GPU 간의 통신을 개선하는 데 사용된다.

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하이퍼트랜스포트
개요
유형컴퓨터 프로세서 상호 연결 기술
출시일2001년
다른 이름라이트닝 데이터 트랜스포트 (LDT)
세대별 정보
하이퍼트랜스포트 1.x클럭 속도: 200 MHz - 1.4 GHz
최대 대역폭: 5.6 GB/s (단방향) 또는 11.2 GB/s (양방향)
전압: 2.5 V 또는 3.3 V
하이퍼트랜스포트 2.0클럭 속도: 최대 2.6 GHz
최대 대역폭: 10.4 GB/s (단방향) 또는 20.8 GB/s (양방향)
전압: 1.2 V
하이퍼트랜스포트 3.0클럭 속도: 최대 2.6 GHz
최대 대역폭: 10.4 GB/s (단방향) 또는 20.8 GB/s (양방향)
전압: 1.2 V
특징:
포워드 오류 수정 (FEC) 기능 추가
대역폭 활용률 향상
추가 정보
관련 기술하이퍼 스레딩 (약어 "HT"로도 사용됨)
웹사이트하이퍼트랜스포트 컨소시엄

2. 역사

HyperTransport(하이퍼트랜스포트)는 패킷 기반의 저지연, 고대역폭 링크로, 컴퓨터 프로세서 간 또는 프로세서와 주변 장치 간의 통신을 위해 설계되었다.

HyperTransport는 비트 폭을 자동으로 조정하는 기능을 지원하며(2개의 2bit 라인 ~ 2개의 32bit 라인), 버전 3.1에서 양방향 32bit 연결 시 최대 51.2 GB/s의 전송 속도를 보인다. 이는 기존의 많은 표준 버스보다 빠른 속도이다. 또한, 하나의 시스템 내에서 다양한 버스 폭을 혼합하여 사용할 수 있어(예: 1x16 대신 2x8 등) 메인 메모리와 CPU 사이에는 더 빠른 연결을, 주변 장치 사이에는 더 느린 연결을 사용하는 유연성을 제공한다. HyperTransport는 다른 버스에 비해 낮은 지연 시간을 갖는다는 장점도 있다.[2]

HyperTransport는 패킷 기반으로 작동하며, 물리적 연결 폭과 관계없이 각 패킷은 32비트 워드의 조합으로 구성된다. 첫 번째 워드는 항상 명령 워드이며, 주소가 포함된 경우 명령 워드의 마지막 8비트와 다음 32비트 워드가 연결되어 40비트 주소를 형성한다. 64비트 주소 지정은 추가적인 32bit 제어 패킷을 통해 가능하다. 데이터 페이로드는 1 패킷 내의 32비트 워드이며, 전송은 실제 길이에 관계없이 항상 여러 32비트로 패딩된다.[2]

HyperTransport 패킷은 bit time이라는 세그먼트 내에 포함되며, 필요한 bit time 수는 상호 연결의 버스 폭에 따라 달라진다. HyperTransport는 시스템 관리 메시지 발생, 신호 인터럽트 발생, 장치 및 프로세서 조정을 위한 프로브 발행, 범용 I/O 및 데이터 트랜잭션 등 다양한 기능을 지원한다. 또한 posted write와 non-posted write 두 가지 쓰기 명령을 사용한다. Posted write는 대상으로부터 응답을 받지 않는 명령으로, UMA 트래픽이나 DMA 전송과 같은 광대역 장치에 주로 사용된다. Non-posted write는 수신 측으로부터 "대상 동작 완료" 응답을 받아야 한다. 읽기 역시 수신 측의 read 응답을 필요로 한다.[2]

ACPI를 준수하여 전원 관리를 지원하며, 프로세서의 슬립 상태(C state) 변화에 따라 장치의 상태(D state)를 변경하는 신호를 보낼 수 있다. 예를 들어, CPU가 슬립 상태가 되면 디스크 전원을 끌 수 있다.[2]

전기적으로 HyperTransport/LDT는 2.5V 동작의 LVDS와 유사하다.[2]

HyperTransport를 HT로 줄여 부르기도 하지만, 인텔 CPU의 HyperThreading Technology 약칭과 혼동될 수 있으므로, HyperTransport 컨소시엄은 항상 "HyperTransport"로 표기하도록 권장한다.[2]

2. 1. 버전별 발전

하이퍼트랜스포트는 1.x, 2.0, 3.0, 3.1의 네 가지 버전으로 제공된다. 각 버전별 주요 특징은 다음과 같다.

버전연도대역폭연결 너비클럭 속도
1.x2001년 ~ 2002년12.8GB/s32 비트800 MHz
2.02004년22.4GB/s32 비트1.4 GHz
3.02006년41.6GB/s32 비트2.6 GHz
3.12008년51.2GB/s32 비트3.2 GHz



각 버전은 200 MHz에서 최대 3.2 GHz까지 작동한다. 또한 더블 데이터 레이트 (DDR) 연결로, 클럭 신호의 상승 및 하강 에지 모두에서 데이터를 전송하여 3.2 GHz에서 작동할 때 최대 데이터 전송 속도는 6400 MT/s가 된다. 작동 주파수는 마더보드 칩셋(노스 브리지)과 자동 협상된다.

하이퍼트랜스포트는 링크당 2~32 비트 범위의 자동 협상 비트 폭을 지원하며, 하이퍼트랜스포트 버스당 두 개의 단방향 링크가 있다. 버전 3.1에서 전체 32비트 링크를 사용하고 전체 하이퍼트랜스포트 3.1 사양의 작동 주파수를 활용하면 이론적인 전송 속도는 방향당 25.6GB/s (3.2 GHz × 클럭 사이클당 2회 전송 × 링크당 32 비트) 또는 집계 처리량 51.2GB/s이다. 이는 PC 워크스테이션, 서버 및 고성능 컴퓨팅, 네트워킹을 위한 대부분의 기존 버스 표준보다 빠르다.

다양한 폭의 링크는 단일 시스템 구성에서 함께 혼합될 수 있다. 예를 들어 다른 CPU에 대한 하나의 16비트 링크와 주변 장치에 대한 하나의 8비트 링크를 사용하면 CPU 간의 더 넓은 상호 연결과 필요에 따라 주변 장치에 대한 더 낮은 대역폭 상호 연결이 가능하다. 또한 단일 16비트 링크를 두 개의 8비트 링크로 분할할 수 있는 링크 분할도 지원한다. 이 기술은 낮은 오버헤드로 인해 일반적으로 다른 솔루션보다 낮은 대기 시간을 갖는다.

하이퍼트랜스포트 2.0은 포스트 커서 송신기 디엠퍼시스를 추가했다. 하이퍼트랜스포트 3.0은 스크램블링 및 수신기 위상 정렬과 선택적 송신기 프리커서 디엠퍼시스를 추가했다.[2]

3. 기술적 특징

하이퍼트랜스포트는 패킷 기반으로 작동하며, 각 패킷은 링크의 물리적 너비에 관계없이 일련의 32비트 워드로 구성된다. 첫 번째 워드는 항상 명령 필드를 포함하며, 대부분의 패킷은 40비트 주소를 포함한다. 64비트 주소 지정을 사용할 때는 추가 32비트 제어 패킷이 앞에 붙는다. 데이터 페이로드는 제어 패킷 뒤에 전송되며, 실제 길이에 관계없이 항상 32비트의 배수로 채워진다.

하이퍼트랜스포트 패킷은 비트 타임이라는 세그먼트를 통해 인터커넥트에 들어간다. 필요한 비트 타임 수는 링크 너비에 따라 다르다. 하이퍼트랜스포트는 시스템 관리 메시징, 인터럽트 신호, 인접 장치 또는 프로세서 프로브 발행, I/O 트랜잭션, 일반 데이터 트랜잭션을 지원한다.

쓰기 명령에는 게시됨(Posted)과 게시되지 않음(Non-posted) 두 가지가 있다. 게시된 쓰기는 대상의 응답을 요구하지 않으므로, 균일 메모리 접근 트래픽이나 직접 메모리 접근 전송과 같이 높은 대역폭이 필요한 장치에 사용된다. 게시되지 않은 쓰기는 "대상 완료" 응답 형식으로 수신자의 응답을 요구하며, 읽기 작업 역시 읽기 데이터를 포함하는 응답을 요구한다. 하이퍼트랜스포트는 PCI 소비자/생산자 순서 모델을 지원한다.

하이퍼트랜스포트는 ACPI 사양을 준수하여 전력 관리를 용이하게 한다. 즉, 프로세서 절전 상태(C 상태) 변화가 장치 상태(D 상태) 변화를 알릴 수 있다. 예를 들어 CPU가 절전 상태로 전환되면 디스크 전원을 끌 수 있다. 하이퍼트랜스포트 3.0은 중앙 집중식 전력 관리 컨트롤러가 전력 관리 정책을 구현할 수 있도록 추가 기능을 제공한다.[2]

3. 1. 링크 및 속도

버전제정 연도최대 HT 기준 클럭최대 링크 폭최대 총 대역폭
(양방향)최대 대역폭
(16 비트 단방향)최대 대역폭
(32 비트 단방향)*1.02001년800 MHz32 비트12.8 GB/초3.2 GB/초6.4 GB/초1.12002년800 MHz32 비트12.8 GB/초3.2 GB/초6.4 GB/초2.02004년1.4 GHz32 비트22.4 GB/초5.6 GB/초11.2 GB/초3.02006년2.6 GHz32 비트41.6 GB/초10.4 GB/초20.8 GB/초3.12008년3.2 GHz32 비트51.2 GB/초12.8 GB/초25.6 GB/초

3. 2. 패킷 기반

하이퍼트랜스포트는 패킷 기반으로 동작하며, 각 패킷은 링크의 물리적 너비에 관계없이 일련의 32비트 워드로 구성된다. 첫 번째 워드는 항상 명령 필드를 포함한다. 많은 패킷에 40비트 주소가 포함되며, 64비트 주소 지정을 사용해야 할 때는 추가 32비트 제어 패킷이 앞에 추가된다. 데이터 페이로드는 제어 패킷 뒤에 전송되며, 전송은 실제 길이에 관계없이 항상 32비트 배수로 패딩된다.

하이퍼트랜스포트 패킷은 비트 타임이라는 세그먼트로 인터커넥트에 들어간다. 필요한 비트 타임 수는 링크 너비에 따라 달라진다. 하이퍼트랜스포트는 시스템 관리 메시징, 인터럽트 신호, 인접 장치 또는 프로세서에 대한 프로브 발행, I/O 트랜잭션 및 일반 데이터 트랜잭션을 지원한다.

지원되는 쓰기 명령에는 게시됨(Posted)과 게시되지 않음(Non-posted) 두 가지가 있다. 게시된 쓰기는 대상의 응답을 요구하지 않으므로, 균일 메모리 접근 트래픽 또는 직접 메모리 접근 전송과 같은 고대역폭 장치에 사용된다. 게시되지 않은 쓰기는 "대상 완료" 응답 형식으로 수신자의 응답을 요구한다. 읽기 작업도 읽기 데이터를 포함하는 응답을 요구한다. 하이퍼트랜스포트는 PCI 소비자/생산자 순서 모델을 지원한다.

3. 3. 전력 관리

하이퍼트랜스포트는 ACPI 사양을 준수하여 전력 관리를 용이하게 한다. 이는 프로세서 절전 상태(C 상태) 변화가 장치 상태(D 상태) 변화를 신호할 수 있음을 의미한다. 예를 들어, CPU가 절전 상태로 들어가면 디스크 전원을 끄는 것이다. 하이퍼트랜스포트 3.0은 중앙 집중식 전력 관리 컨트롤러가 전력 관리 정책을 구현할 수 있도록 추가적인 기능을 추가했다.[2]

4. 응용 분야

하이퍼트랜스포트 기술은 다양한 분야에 응용되어 왔다.

4. 1. 프론트 사이드 버스 대체

하이퍼트랜스포트는 프론트 사이드 버스를 대체하기 위해 개발되었다. 예를 들어 펜티엄은 PCI 버스와 데이터를 바로 주고받을 수 없다. 프론트 사이드 버스는 시스템 확장을 위해 AGP, PCI 등 다양한 표준 버스용 어댑터로 연결해야 하며, 여기에는 보통 노스브리지와 사우스브리지 컨트롤러가 사용된다.

반면 하이퍼트랜스포트 채용 시스템은 이론적으로 더 빠르고 효율적이다. PCI와 하이퍼트랜스포트를 연결하는 어댑터 칩 하나만 있으면 하이퍼트랜스포트 지원 마이크로프로세서와 함께 사용할 수 있으며, PCI 카드를 세 대의 프로세서와 함께 사용할 수 있다. 예를 들어 엔비디아 엔포스 칩셋은 하이퍼트랜스포트를 사용하여 사우스브리지와 노스브리지를 연결한다.

하이퍼트랜스포트는 여러 회사가 참여하는 컨소시엄에서 발표한 개방형 사양이며, 단일 하이퍼트랜스포트 어댑터 칩은 광범위한 하이퍼트랜스포트 지원 마이크로프로세서와 함께 작동한다.

AMD는 Opteron, Athlon 64, Athlon II, Sempron 64, Turion 64, Phenom, Phenom II, FX 계열 마이크로프로세서에서 프론트 사이드 버스를 대체하기 위해 하이퍼트랜스포트를 사용했다.

4. 2. 멀티프로세서 연결

하이퍼트랜스포트는 NUMA 멀티프로세서 시스템의 칩 간 연결에도 사용된다. AMD는 옵테론과 애슬론 64 프로세서 제품군에 자체 캐시 일관성 확장을 가진 하이퍼트랜스포트를 Direct Connect Architecture의 일부로 사용하고 있다(cc-NUMA).[1] 뉴이시스(Newisys)의 HORUS 인터커넥트는 이 개념을 더 큰 컴퓨터 클러스터로 확장한다.[1] 3리프 시스템즈(3Leaf Systems)의 아쿠아(Aqua) 장치는 CPU, 메모리 및 I/O를 가상화하고 상호 연결한다.[2] 인피니티 패브릭은 EPYC 서버 CPU와 함께 사용되며 하이퍼트랜스포트의 상위 집합이다.[3]

4. 3. 라우터 및 스위치 버스 대체

하이퍼트랜스포트는 라우터와 네트워크 스위치의 내부 버스로 이용할 수 있다. 라우터와 스위치는 다중 네트워크 인터페이스이며, 이 포트끼리 데이터를 가능한 한 빨리 주고받을 필요가 있다. 하이퍼트랜스포트는 이에 필요한 대역폭 이상을 제공한다. 그러나 하이퍼트랜스포트는 네트워크 업계에서는 크게 환영받지 못했고, 대신 SPI 4.2와 PCI 익스프레스가 주로 사용되었다.

예를 들어, 4포트, 1000 Mbit/s 이더넷 라우터는 최대 8000 Mbit/s의 내부 대역폭(1000 Mbit/s × 4 포트 × 2 방향)이 필요하며, 하이퍼트랜스포트는 이 애플리케이션에 필요한 대역폭을 훨씬 초과한다. 그러나 4 + 1 포트 10 Gb 라우터는 100 Gbit/s의 내부 대역폭이 필요하다. 여기에 802.11ac 8개의 안테나와 WiGig 60 GHz 표준(802.11ad)을 추가하면 하이퍼트랜스포트가 더 실현 가능해진다(필요한 대역폭에 20~24 레인 사용).

4. 4. 코프로세서 연결

HTX ('''H'''yper'''T'''ransport e'''X'''pansion, 하이퍼트랜스포트 확장)는 CPU와 코프로세서 간의 효율적인 데이터 전송을 위해 설계된 하이퍼트랜스포트 인터페이스이다. HTX는 16레인 PCI 익스프레스 슬롯과 같은 기계적 단자를 사용하며, 플러그인 카드 형태로 CPU와 DMA를 통해 시스템 메모리에 직접 접근할 수 있도록 지원한다.[14]

FPGA와 같은 코프로세서는 하이퍼트랜스포트 버스를 통해 마더보드에 통합될 수 있다. 알테라와 자일링스는 하이퍼트랜스포트 인터페이스를 직접 지원하는 FPGA와 관련 IP 코어를 제공한다. XtremeData, Inc. 및 DRC와 같은 회사는 FPGA를 Opteron 소켓에 직접 연결할 수 있는 모듈을 개발했다.

AMD는 2006년 9월 21일 토렌자 이니셔티브를 시작하여 플러그인 카드 및 코프로세서용 하이퍼트랜스포트 사용을 장려했다.

현재 HTX 표준은 16비트, 800MHz로 제한되어 PCI-E 표준보다 느리다.[14] HTX 사양은 하이퍼트랜스포트 장치가 HTX 커넥터를 통해 하이퍼트랜스포트 최대 처리량의 1/4만 통신할 수 있도록 제한한다. 이는 32비트, 2.8GHz로 작동 가능한 초기 Samtec 커넥터에도 불구하고, 16비트 PCI Express 커넥터를 사용하여 1.4GHz로 클럭을 낮춰 사용하는 것과 같다.

4. 5. HTX 및 HTX3 (애드온 카드 커넥터)

HTX ('''H'''yper'''T'''ransport e'''X'''pansion, 하이퍼트랜스포트 확장)는 하이퍼트랜스포트 인터페이스를 이용하여 확장할 수 있도록 설계된 단자이다. 16레인(lane)의 PCI 익스프레스 슬롯과 같은 기계적 단자를 이용하면서, CPU와 DMA의 시스템 메모리 직접 접근을 지원하는 플러그인 카드 개발을 허용한다.[14] 현재의 HTX 표준은 PCI-E 표준보다 더 느린 16 비트, 800 MHz로 제한을 받는다.[14]

HTX 슬롯의 초기 카드는 QLogic InfiniPath InfiniBand HCA였다. IBM 및 HP를 비롯한 여러 회사에서 HTX 호환 시스템을 출시했다.

원래 HTX 표준은 16비트 및 800MHz로 제한된다.[3]

2008년 8월, 하이퍼트랜스포트 컨소시엄은 HTX3를 출시하여 HTX의 클럭 속도를 2.6 GHz (5.2 GT/s, 10.7 GTi, 5.2 실제 GHz 데이터 속도, 3 MT/s 편집 속도)로 확장하고 이전 버전과의 호환성을 유지했다.[4]

5. 인피니티 패브릭

AMD가 2016년에 발표한 하이퍼트랜스포트의 상위 집합으로, GPU와 CPU 간의 상호 연결을 지원한다.[15][16] 칩 간 인터커넥트로 CPU와 GPU 간의 통신(이종 시스템 아키텍처)을 가능하게 한다.[7][8][9] AMD는 인피니티 패브릭이 30GB/s에서 512GB/s까지 확장될 것이며, 2017년에 출시된 젠 기반 CPU와 베가 GPU에 사용될 것이라고 밝혔다.

젠 및 젠+ CPU에서 "SDF" 데이터 상호 연결은 DRAM 메모리 클럭(MEMCLK)과 동일한 주파수로 작동하는데, 이는 서로 다른 클럭 속도로 인한 대기 시간을 제거하기 위한 결정이었다. 결과적으로 더 빠른 RAM 모듈을 사용하면 전체 버스가 더 빨라진다. 링크는 HT와 마찬가지로 32비트 폭이지만, 원래 2번 전송에서 사이클당 8번 전송(128비트 패킷)이 이루어진다. 더 높은 전력 효율성을 위해 전기적 변화가 이루어졌다.[10] 젠 2 및 젠 3 CPU에서는 IF 버스가 DRAM 클럭의 1:1 또는 2:1 비율의 별도 클럭으로 작동한다. 이를 통해 최대 DRAM 속도가 실제로 IF 속도에 의해 제한되었던 데스크탑 플랫폼의 제한을 피할 수 있었다. 버스 폭도 두 배로 늘어났다.[11] 젠 4 및 이후 CPU에서는 IF 버스가 DDR5가 가능한 더 높은 클럭 속도를 허용하기 위해 DRAM에 비동기 클럭으로 작동할 수 있다.[12]

UALink는 인피니티 패브릭을 기본 공유 메모리 프로토콜로 활용할 것이다.

6. 구현 사례

하이퍼트랜스포트 기술은 다양한 제품 및 시스템에 구현되었다. 주요 구현 사례는 다음과 같다.

회사 및 제품설명
AMDAMD64 및 Direct Connect Architecture 기반 CPU[6]
OpenCoresht_tunnel (MPL 라이선스)[6]
ATI (AMD 프로세서용)Radeon Xpress 200[6]
엔비디아nForce Professional MCP (미디어 및 통신 프로세서)[6]
브로드컴 (구 서버웍스)HT-2000 HyperTransport System I/O 컨트롤러[6]
애플파워 맥 G5, iMac G5 (IBM PowerPC 970 시리즈 및 컨트롤러 U3, U4 사용)[6]


6. 1. AMD CPU 및 칩셋

AMD의 AMD64 및 Direct Connect Architecture 기반 CPU는 하이퍼트랜스포트를 활용한다. 옵테론과 애슬론 64 프로세서 제품군은 Direct Connect Architecture의 일부로 자체 캐시 일관성 확장을 가진 하이퍼트랜스포트를 사용한다(cc-NUMA).

AMD는 다음 칩셋에 하이퍼트랜스포트를 적용했다.

ATI 칩셋 (AMD 프로세서용)

6. 2. ATI 칩셋

6. 3. 엔비디아 칩셋

엔비디아의 nForce 칩셋은 노스브리지와 사우스브리지를 연결하는 데 하이퍼트랜스포트를 사용한다.[6] 세부 내용은 다음과 같다.

6. 4. 기타 구현 사례

브로드컴(구 서버웍스)은 HT-2000, HT-2100 등 하이퍼트랜스포트 시스템 I/O 컨트롤러를 구현하였다.[6] 시스코는 퀀텀플로우 프로세서에 하이퍼트랜스포트를 사용하였다.[6] IBM은 CPC925 및 CPC945 (PowerPC 970 노스브리지) 칩셋에 하이퍼트랜스포트를 구현하였다.[6]

이 외에도 다음과 같은 다양한 구현 사례가 존재한다.

회사 및 제품설명
OpenCoresht_tunnel (MPL 라이선스)
룽손-3MIPS 프로세서
엔비디아nForce 칩셋 (nForce, nForce2, nForce 프로페셔널 MCP, nForce 3, nForce 4, nForce 500, nForce 600, nForce 700, nForce 900 시리즈)
PMC-시에라RM9000X2 MIPS CPU
애플파워 맥 G5, iMac G5 (IBM PowerPC 970 시리즈 및 컨트롤러 U3, U4 사용)
라자스레드 프로세서
브로드컴SiByte MIPS CPU
트랜스메타TM8000 Efficeon CPU
VIAK8 시리즈 칩셋


7. 주파수 사양

버전제정 연도최대 HT
기준 클럭최대 링크 폭최대 총 대역폭
(양방향)최대 대역폭
(16비트 단방향)최대 대역폭
(32비트 단방향)*1.02001년800MHz32비트12.8GB3.2GB6.4GB1.12002년800MHz32비트12.8GB3.2GB6.4GB2.02004년1.4GHz32비트22.4GB5.6GB11.2GB3.02006년2.6GHz32비트41.6GB10.4GB20.8GB3.12008년3.2GHz32비트51.2GB12.8GB25.6GB



하이퍼트랜스포트는 1.x, 2.0, 3.0, 3.1의 네 가지 버전으로 제공되며, 200MHz에서 3.2GHz까지 작동한다. 하이퍼트랜스포트는 DDR 방식으로 클럭 신호의 상승 에지와 하강 에지 모두에서 데이터를 전송하여 3.2GHz에서 작동할 때 최대 6400 MT/s의 데이터 전송 속도를 제공한다. 작동 주파수는 마더보드 칩셋(노스 브리지)과 자동 협상된다.

하이퍼트랜스포트는 링크당 2~32비트 범위의 자동 협상 비트 폭을 지원하며, 하이퍼트랜스포트 버스당 두 개의 단방향 링크가 있다. 버전 3.1에서 32비트 링크를 사용하고 전체 하이퍼트랜스포트 3.1 사양의 작동 주파수를 활용하면 이론상 전송 속도는 방향당 25.6GB (3.2GHz × 클럭 사이클당 2회 전송 × 링크당 32비트) 또는 총 51.2GB이다.

8. 명칭 관련 논란

인텔의 하이퍼 스레딩 기술(Hyper-Threading Technology, HTT)과 혼동될 수 있어, 하이퍼트랜스포트 컨소시엄은 "HyperTransport"라는 전체 이름을 사용하도록 규정하고 있다. 초기 펜티엄 4 기반 프로세서와 이후 Nehalem 및 Westmere 기반 인텔 코어 프로세서에 하이퍼 스레딩 기술이 탑재되면서, 'HT'라는 약칭이 혼란을 야기한 사례가 있었다.

참조

[1] 보도자료 API NetWorks Accelerates Use of HyperTransport Technology With Launch of Industry's First HyperTransport Technology-to-PCI Bridge Chip http://www.hypertran[...] 2001-04-02
[2] 웹사이트 Overview http://www.hypertran[...]
[3] 웹사이트 HTX specification http://www.hypertran[...] 2008-01-30
[4] 웹사이트 HTX3 specification http://www.hypertran[...] 2008-08-17
[5] 웹사이트 DUT Connector and Test Environment for HyperTransport http://www.hypertran[...] 2022-11-12
[6] 웹사이트 WWDC 2003 Keynote https://www.youtube.[...] 2009-10-16
[7] 웹사이트 AMD_presentation_EPYC https://s14.postimg.[...] 2017-05-24
[8] 웹사이트 AMD Clocks Ryzen at 3.4 GHz+ http://www.eetimes.c[...] 2017-01-17
[9] 웹사이트 AMD's CPU-to-GPU Infinity Fabric Detailed https://www.tomshard[...] 2022-11-12
[10] 웹사이트 Infinity Fabric (IF) - AMD https://en.wikichip.[...]
[11] 웹사이트 AMD Zen 2 Microarchitecture Analysis: Ryzen 3000 and EPYC Rome https://www.anandtec[...] 2022-11-12
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