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신호 무결성

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목차

1. 개요

신호 무결성은 전기 신호가 전송선로를 따라 이동할 때 발생하는 왜곡을 최소화하여 신호의 품질을 보장하는 것을 의미한다. 최초의 대서양 횡단 전신 케이블에서 심각한 문제가 발생하며 연구가 시작되었고, 오늘날에는 집적 회로(IC) 및 인쇄 회로 기판(PCB) 설계에서 중요한 문제로 다루어진다. 신호 무결성 저해 요인으로는 임피던스 불일치, 누화, 손실, 반사 등이 있으며, 이를 해결하기 위해 임피던스 정합, 차폐, 전기 재료 개선 등의 기술이 사용된다. 문제 발견 및 해결을 위해 시뮬레이션과 측정을 활용하며, IC 및 PCB 설계에서 다양한 방법으로 신호 무결성을 개선한다.

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신호 무결성
개요
분야전기 공학, 전자 공학, 컴퓨터 공학
관련 분야인쇄 회로 기판 설계, 신호 처리, 전자기학, 전송선로 이론
주요 원인반사, 접지 바운스, 전력/접지면 잡음, 교차 결합, EMI
주요 영향데이터 손상, 시스템 오작동, 신뢰성 저하
해결 방법임피던스 정합, 접지, 필터링, 차폐, 적절한 종단 저항, 신호 라우팅 최적화

2. 역사

신호 무결성 문제는 전자 신호 전송 초기부터 존재했다. 최초의 대서양 횡단 전신 케이블은 심각한 신호 왜곡 문제를 겪었으며, 이를 분석하는 과정에서 전신 방정식과 같은 수학적 도구가 개발되었다. 와이어 스프링 릴레이 기반의 크로스바 전화 교환기와 같은 오래된 장치에서도 링잉, 크로스토크, 접지 바운스, 전원 공급 장치 노이즈와 같은, 현대 디지털 제품과 유사한 신호 무결성 문제가 발생했다.

인쇄 회로 기판(PCB) 기술이 발전하면서 신호의 상승/하강 시간이 기판 전체 전파 시간과 비슷해져 신호 무결성 문제가 더욱 중요해졌다. 초기에는 고속 신호에만 국한되었지만, 시스템 속도가 증가하면서 모든 신호에 대한 분석 및 설계가 필요하게 되었다.

집적 회로(IC) 기술의 발전과 함께 설계 규칙이 감소하면서 신호 무결성 분석은 필수적인 요소가 되었다. 특히 나노미터 기술에서는 크로스토크와 같이 의도하지 않은 신호 간 상호작용이 중요한 고려 사항이 되었다.

2. 1. 칩 내 신호 무결성 (On-chip SI)

현대 집적 회로(IC)에서 신호 무결성 문제는 제품 동작 불능, 성능 저하, 수율 감소 등 심각한 결과를 초래할 수 있다.[1] 주 원인은 크로스토크이며, CMOS 기술에서는 주로 커플링 커패시턴스가 원인이지만, 상호 인덕턴스, 기판 커플링 등 다양한 요인이 작용할 수 있다. 아날로그 회로에서는 열 노이즈, 플리커 노이즈, 샷 노이즈와 같은 물리적 잡음도 고려해야 한다.

디지털 IC에서는 무어의 법칙에 따라 회로가 소형화되면서 노이즈 문제가 더욱 심각해졌다. 그 이유는 다음과 같다.

  • 현대 와이어는 간격에 비례하여 더 두꺼워져 측벽 커패시턴스를 증가시켜 유도된 노이즈 전압을 증가시킨다.
  • 기술 축척으로 임계 전압이 낮아져 노이즈 마진이 감소했다.
  • 논리 및 클럭 속도 증가로 전환 시간이 빨라져 커패시티브 크로스토크와 상호 인덕턴스 문제가 심화되었다.


이러한 문제로 인해 신호 간 상호작용이 증가하고 노이즈 내성이 감소하여, 디지털 IC 설계에서 노이즈는 중요한 문제가 되었다. 노이즈는 신호의 잘못된 값, 안정 지연, 게이트 입력 전압 문제 등을 유발할 수 있다.

IC 설계자는 일반적으로 다음과 같은 단계로 신호 무결성 검증을 수행한다.

1. 레이아웃 추출을 통해 기생 요소를 얻는다. (IC는 PCB와 달리 물리적 측정이 어렵다.)[1]

2. 예상되는 노이즈 이벤트 목록을 작성한다.

3. 각 노이즈 이벤트에 대한 모델을 만든다.

4. 회로를 흥분시키는 방법을 결정한다.

5. SPICE (또는 다른 회로 시뮬레이터) 넷리스트를 만든다.

6. SPICE 시뮬레이션을 실행하고 결과를 분석하여 재설계 여부를 결정한다. 아이 패턴 분석 및 타이밍 예산 계산이 일반적이다.[3]

최신 신호 무결성 도구는 이러한 단계를 자동화하여 보고서를 생성하거나 수정할 문제 목록을 제공한다. 그러나 이러한 도구는 일반적으로 전체 IC가 아닌 선택된 신호에만 적용된다.

문제 해결을 위해 다음과 같은 방법을 사용한다.

  • 임피던스 불연속성 제거: 임피던스 변화가 심한 곳을 찾아 경로 형상을 조정한다.
  • 드라이버 최적화: 과도하거나 부족한 구동력을 조절한다.
  • 버퍼 삽입: 희생 네트의 적절한 지점에 버퍼를 삽입한다.
  • 공격자 다운사이징: 공격 네트의 드라이버 강도를 줄인다.
  • 쉴드 추가: GND 및 VDD 쉴드를 사용하여 크로스토크 영향을 줄인다. (라우팅 오버헤드 발생 가능)
  • 배선 변경: 분리를 통해 커플링 효과를 줄인다.


이러한 수정은 다른 문제를 야기할 수 있으므로, 설계 흐름 및 설계 마감 과정에서 처리해야 하며, 설계 변경 후 재분석이 필요하다.

2. 2. 칩 간 신호 무결성 (Chip-to-chip SI)

칩 간 연결에서는 상호 연결 비행 시간을 비트 기간과 비교하여 임피던스 정합이 필요한지 결정하는 것이 중요하다.[5]

낮은 비트 전송률에서는 에코가 스스로 사라지므로 임피던스 정합이 필요하지 않다. 그러나 인텔이 2004년에 PCI-Express 표준을 도입하면서 대부분의 칩 간 연결 표준이 병렬 버스에서 직렬화기/역직렬화기(SERDES) 링크("레인")로 바뀌었다. 이러한 직렬 링크는 병렬 버스 클럭 왜곡을 제거하고 결합 효과를 줄이지만, 비트 전송률이 크게 증가하고 비트 기간이 짧아지는 대가를 치른다.

기가비트/s급 데이터 전송률에서는 링크 설계자가 다음 사항을 고려해야 한다.

  • 임피던스 변화에서 반사 (예: 추적이 비아에서 레벨을 변경하는 경우, 전송선 참조)
  • 밀집된 인접 연결로 인한 노이즈 (상호 토크)
  • 금속 추적의 표피 효과 및 유전 손실 탄젠트로 인한 고주파 감쇠


이러한 문제에 대한 완화 기술로는 임피던스 정합을 보장하기 위한 비아 형상 재설계, 차동 신호 사용, 프리앰퍼시스 필터링 등이 있다.[6][7]

기가비트/s급 비트 전송률에서는 비트 기간이 비행 시간보다 짧아, 이전 펄스의 에코가 주 펄스 위에 수신기에 도착하여 심볼간 간섭(ISI)을 일으킬 수 있다. 신호 무결성 엔지니어링에서는 이를 아이 폐쇄라고 한다. 이때 송신기의 전기 임피던스를 상호 연결, 상호 연결 섹션 서로 간, 상호 연결과 수신기에 일치시키는 고전적인 마이크로파 기술을 사용하여 반사를 제거하는 것이 중요하다. 소스 또는 부하를 사용한 종단은 양쪽 끝에서의 정합과 같다. 선택할 수 있는 상호 연결 임피던스는 자유 공간의 임피던스(~)와 스트립라인 필러의 상대 유전율의 제곱근(일반적으로 상대 유전율이 ~4인 FR-4)에 의해 제한된다. 단일 종단 라인에는 ,[8] 차동 라인에는 이 적합하다.

정합에 필요한 낮은 임피던스로 인해 PCB 신호 추적은 칩 내부에 비해 더 많은 전류를 전달한다. 이 더 큰 전류는 주로 유도 모드에서 상호 토크를 유발한다. 이러한 상호 토크에 대처하기 위해 디지털 PCB 설계자는 신호 경로 및 반환 신호 전류 경로를 모두 인식해야 한다. 차동 트레이스 쌍은 이러한 영향을 줄이는 데 도움이 된다.

온칩 연결과 칩 간 연결의 차이점은 신호 도체의 단면 크기이다. PCB 도체가 훨씬 크므로(일반적으로 너비가 이상) PCB 추적은 DC에서 작은 직렬 저항을 갖는다(일반적으로 0.1 Ω/cm). 그러나 펄스의 고주파 성분은 표피 효과 및 PCB 재료와 관련된 유전 손실 탄젠트로 인해 추가 저항에 의해 감쇠된다.

주요 과제는 프로젝트가 비용 중심의 소비자 응용 프로그램인지, 성능 중심의 인프라 응용 프로그램인지에 따라 달라진다.[9]

2. 3. 온 다이 터미네이션 (On-die termination)

온-다이 터미네이션(ODT, On-Die Termination) 또는 디지털 제어 임피던스(DCI)[4]는 임피던스 정합을 위한 종단 저항을 회로 기판에 장착된 별도의 개별 장치가 아닌 반도체 칩 내부에 위치시키는 기술이다.

수신기에서 종단 지점까지의 근접성은 두 지점 사이의 스텁을 줄여 전체적인 신호 무결성을 향상시킨다.

3. 신호 왜곡의 원인

신호 무결성을 저해하는 주요 원인은 다음과 같다.


  • 임피던스 부정합
  • 누화
  • 손실
  • 전도손실
  • 유전손실
  • 표면거칠기
  • 모드변환손실
  • 방사손실


유선 연결의 경우, 임피던스 정합 또는 비정합 연결이 필요한지 결정하기 위해 상호 연결 비행 시간을 비트 기간과 비교하는 것이 중요하다. 상호 연결의 채널 비행 시간(지연)은 대략 당 ()의 FR-4 스트립라인이다(전파 속도는 유전체 및 기하학적 구조에 따라 다름).[5] 임피던스 불일치에서 이전 펄스의 반사는 라인 위아래로 몇 번 반사된 후 사라진다(즉, 비행 시간 정도). 낮은 비트 전송률에서는 에코가 스스로 사라지고, 중간 펄스에서는 문제가 되지 않는다. 임피던스 정합은 필요하지도 않고 바람직하지도 않다. FR-4 이외의 다른 회로 기판 유형이 많이 있지만 일반적으로 제조 비용이 더 많이 든다.

종단 불일치로 인해 발생하는 반사. 펄스는 100 ps 상승 시간을 갖는다. Qucs를 사용하여 시뮬레이션되었다. 시간 영역 반사계 참조


더 높은 비트 전송률로의 완만한 추세는 2004년 인텔이 PCI-Express 표준을 도입하면서 극적으로 가속화되었다. 이 선례에 따라 대부분의 칩 간 연결 표준은 병렬 버스에서 "레인"이라고 하는 직렬화기/역직렬화기(SERDES) 링크로의 아키텍처적 변화를 겪었다. 이러한 직렬 링크는 병렬 버스 클럭 왜곡을 제거하고 추적 및 결과적인 결합 효과의 수를 줄이지만 이러한 이점은 레인의 비트 전송률이 크게 증가하고 비트 기간이 짧아지는 대가를 치른다.

기가비트/s급 데이터 전송률에서는 링크 설계자가 임피던스 변화에서 반사(예: 추적이 비아에서 레벨을 변경하는 경우, 전송선 참조), 밀집된 인접 연결로 인한 노이즈(누화), 금속 추적의 표피 효과 및 유전 손실 탄젠트로 인한 고주파 감쇠를 고려해야 한다. 이러한 장애에 대한 완화 기술의 예는 임피던스 정합을 보장하기 위한 비아 형상 재설계, 차동 신호 사용, 프리앰퍼시스 필터링이다.[6][7]

PCB 설계에서의 신호 무결성(SI)은 인쇄 회로 기판의 트레이스, 비아 및 구성 요소를 통과하는 전기 신호의 품질을 의미한다. 양호한 신호 무결성을 보장하는 것은 고속 및 고주파 설계에 매우 중요하다. 신호 품질이 좋지 않으면 데이터 오류, 신호 왜곡 및 시스템 오작동으로 이어질 수 있다.

  • 반사
  • 누화
  • 전송선 효과
  • 임피던스 불일치
  • 전자파 간섭(EMI)
  • 전원 무결성(PI)
  • 상승 및 하강 시간

4. 라우팅 토폴로지

트레이스/네트워크의 노이즈 수준은 선택된 라우팅 토폴로지에 따라 크게 달라진다. 점대점 토폴로지에서 신호는 송신기에서 수신기로 직접 라우팅된다. (PCIe, RapidIO, 기가비트 이더넷, DDR2/DDR3/DDR4 DQ/DQS 등에 적용된다.) 점대점 토폴로지는 트레이스의 양방향 분할인 T자형 라인에 의해 큰 임피던스 불일치가 발생하지 않으므로 신호 무결성(SI) 문제가 가장 적다.

여러 패키지가 동일한 라인에서 수신하는 인터페이스(예: 백플레인 구성)의 경우, 모든 수신기를 처리하기 위해 라인을 어느 시점에서 분할해야 한다. 일부 스텁 및 임피던스 불일치가 발생하는 것으로 간주된다. 멀티 패키지 인터페이스에는 BLVDS, DDR2/DDR3/DDR4 C/A 뱅크, RS485 및 CAN 버스가 포함된다. 주요 멀티 패키지 토폴로지에는 트리와 플라이 바이 두 가지가 있다.

DDR2 Command/Address (CA) 뱅크와 유사한 트리 토폴로지


DDR3 Command/Address (CA) 뱅크와 유사한 플라이 바이 토폴로지

5. PCB 설계에서 신호 무결성 문제 해결

PCB 설계에서 신호 무결성(SI)은 인쇄 회로 기판의 트레이스, 비아 및 구성 요소를 통과하는 전기 신호의 품질을 의미한다. 양호한 신호 무결성을 보장하는 것은 고속 및 고주파 설계에 매우 중요하다. 신호 품질이 좋지 않으면 데이터 오류, 신호 왜곡 및 시스템 오작동으로 이어질 수 있다.[1]

위에 언급한 신호 왜곡의 원인들을 제거하고 신호 무결성을 개선하는 기술들은 모두 기존의 고주파 회로 설계나 EMC 기술과 밀접한 연관이 있다. 그러나 일반적인 고주파 회로 설계와 달리 광대역의 다단자망 시스템을 다루어야 하며, 또한 일반적인 EMC 대책과 달리 하드웨어의 기초 설계 단계에서 문제를 해결해야 하는 차이점이 있다. 따라서 신호 무결성 설계에서는 전자기 및 회로 시뮬레이션의 역할이 매우 중요하다.[1]

신호 무결성 문제 해결을 위한 방법은 다음과 같다.


  • 임피던스 정합[1]
  • 차폐[1]
  • 전기 재료의 개선[1]

6. 신호 무결성 문제 발견 및 해결

신호 무결성 문제는 신호 왜곡의 원인을 제거하고 신호 무결성을 개선하는 기술을 통해 해결하며, 이러한 기술들은 기존의 고주파 회로 설계나 EMC 기술과 밀접하게 연관되어 있다. 그러나 일반적인 고주파 회로 설계와 달리 광대역의 다단자망 시스템을 다루어야 하며, 일반적인 EMC 대책과는 달리 하드웨어의 기초 설계 단계에서 문제를 해결해야 한다는 차이점이 있다. 따라서 신호 무결성 설계에서는 전자기 및 회로 시뮬레이션의 역할이 매우 중요하다. 신호 무결성을 확보하기 위한 주요 방법은 다음과 같다.


  • 임피던스 정합
  • 차폐
  • 전기 재료의 개선


신호 무결성은 주로 전자 제품 내에서 신호를 이동하는 데 사용되는 와이어 및 기타 패키징 구조의 전기적 성능과 관련 있다. 최초의 대서양 횡단 전신 케이블은 심각한 신호 무결성 문제를 겪었으며, 문제 분석을 통해 오늘날에도 신호 무결성 문제 분석에 사용되는 전신 방정식과 같은 많은 수학적 도구가 도출되었다. 와이어 스프링 릴레이를 기반으로 한 Western Electric 크로스바 전화 교환기 (1940년경)와 같은 오래된 제품은 링잉, 크로스토크, 접지 바운스 및 전원 공급 장치 노이즈와 같은 현대 디지털 제품과 거의 동일한 영향을 받았다.

인쇄 회로 기판에서 신호의 천이 시간(상승 및 하강 시간)이 기판 전체의 전파 시간과 비슷해지기 시작하면서 신호 무결성이 심각한 문제로 대두되었다. 이는 대략 시스템 속도가 수십 MHz를 초과할 때 발생한다. 초기에는 가장 중요하거나 가장 빠른 속도의 몇몇 신호만 상세한 분석이나 설계가 필요했지만, 속도가 증가함에 따라 점점 더 많은 신호에 SI 분석 및 설계 방식이 필요하게 되었다. 현대(> 100 MHz) 회로 설계에서는 본질적으로 모든 신호를 SI를 염두에 두고 설계해야 한다.

집적 회로(IC)의 경우 설계 규칙이 감소하면서 SI 분석이 필요하게 되었다. 현대 VLSI 시대 초창기에는 디지털 칩 회로 설계와 레이아웃이 수동 프로세스였다. 이후 추상화 사용과 자동 합성 기술 적용을 통해 설계자는 고급 언어를 사용하여 설계를 표현하고 자동화된 설계 프로세스를 적용하여 매우 복잡한 설계를 만들 수 있게 되었으며, 기본적인 회로의 전기적 특성은 상당 부분 무시했다. 그러나 스케일링 추세(무어의 법칙 참조)로 인해 최근 기술 노드에서 전기적 효과가 다시 부각되었다. 0.25 μm 미만의 기술 스케일링을 통해 와이어 지연 시간이 게이트 지연 시간과 비슷하거나 더 커졌다. 그 결과, 타이밍 클로저를 달성하기 위해 와이어 지연 시간을 고려해야 했다. 0.13 μm 이하의 나노미터 기술에서는 신호 간의 의도하지 않은 상호 작용(예: 크로스토크)이 디지털 설계에서 중요한 고려 사항이 되었다. 이러한 기술 노드에서는 노이즈 효과를 고려하지 않고서는 설계의 성능과 정확성을 보장할 수 없다.

현대 집적 회로(IC)의 신호 무결성 문제는 디지털 설계에 여러 가지 심각한 결과를 초래할 수 있다.[1]

  • 제품이 전혀 작동하지 않거나, 더 나쁘게는 현장에서 신뢰할 수 없게 될 수 있다.
  • 설계가 작동할 수 있지만 계획보다 느린 속도로만 작동할 수 있다.
  • 수율이 낮아질 수 있으며, 때로는 극적으로 감소할 수 있다.


이러한 실패로 인한 비용은 매우 높으며, 포토마스크 비용, 엔지니어링 비용 및 지연된 제품 출시로 인한 기회 비용이 포함된다. 따라서 이러한 문제를 분석, 예방 및 수정하기 위해 전자 설계 자동화(EDA) 도구가 개발되었다.[1]

6. 1. 문제 발견

집적 회로(IC)에서 신호 무결성 문제의 주요 원인은 크로스토크이다.[1] CMOS 기술에서 이는 주로 커플링 커패시턴스 때문이지만, 상호 인덕턴스, 기판 커플링, 비 이상적인 게이트 작동 등 다른 원인에 의해서도 발생할 수 있다. 일반적으로 수정 방법은 드라이버의 크기를 변경하거나 와이어 간격을 변경하는 것이다.

아날로그 회로에서 설계자는 열 노이즈, 플리커 노이즈, 샷 노이즈와 같은 물리적 소스에서 발생하는 노이즈도 고려해야 한다. 이러한 노이즈는 증폭할 수 있는 가장 작은 신호의 하한과 유용한 증폭의 상한을 결정한다.

디지털 IC에서 관심 있는 신호의 노이즈는 주로 다른 신호의 스위칭에서 비롯된 커플링 효과로 인해 발생한다. 상호 연결 밀도가 증가함에 따라 각 와이어는 물리적으로 더 가까운 이웃을 갖게 되어 인접한 네트 간의 크로스토크가 증가한다. 무어의 법칙에 따라 회로가 계속 소형화되면서 다음과 같은 몇 가지 효과가 결합되어 노이즈 문제를 더욱 악화시켰다.

  • 감소된 폭에도 불구하고 저항을 견딜 수 있도록 현대 와이어 기하학은 간격에 비례하여 더 두꺼워졌다. 이는 접지에 대한 커패시턴스를 희생하여 측벽 커패시턴스를 증가시키므로 유도된 노이즈 전압(공급 전압의 비율로 표현)을 증가시킨다.
  • 기술 축척으로 인해 MOS 트랜지스터의 임계 전압이 낮아졌고, 임계 전압과 공급 전압 간의 차이가 줄어들어 노이즈 마진이 감소했다.
  • 논리 속도와 클럭 속도가 크게 증가하여 전환(상승 및 하강) 시간이 빨라졌다. 이러한 빠른 전환 시간은 더 높은 커패시티브 크로스토크와 밀접하게 관련되어 있으며, 고속에서는 와이어의 유도 특성, 특히 상호 인덕턴스가 작용한다.


이러한 효과로 인해 신호 간의 상호 작용이 증가하고 디지털 CMOS 회로의 노이즈 내성이 감소했다. 따라서 노이즈는 테이프 아웃 전에 모든 디지털 칩 설계자가 고려해야 하는 중요한 문제가 되었다. 완화해야 할 문제는 다음과 같다.

  • 노이즈로 인해 신호가 잘못된 값을 가질 수 있다. 신호가 래치(또는 샘플링)될 때 잘못된 값이 저장 요소에 로드되면 논리적 오류가 발생할 수 있다.
  • 노이즈는 신호가 올바른 값으로 안정되는 것을 지연시킬 수 있다. (''노이즈 온 딜레이'')
  • 노이즈(예: 링잉)로 인해 게이트의 입력 전압이 접지 레벨 아래로 떨어지거나 공급 전압을 초과할 수 있다. 이는 구성 요소에 스트레스를 주어 장치의 수명을 단축시키거나, 래치업을 유발하거나, 주어진 기간에 한 번만 순환해야 하는 신호의 다중 사이클링을 유발할 수 있다.


IC 설계자는 일반적으로 다음과 같은 단계로 신호 무결성(SI) 검증을 수행한다.

  • 레이아웃 추출을 수행하여 레이아웃과 관련된 기생 요소를 얻는다. 일반적으로 최악의 경우와 최상의 경우의 기생 요소를 추출하여 시뮬레이션에 사용한다. IC는 PCB와 달리 기생 요소의 물리적 측정을 거의 수행하지 않는데, 외부 장비를 이용한 현장 측정이 매우 어렵고 모든 측정은 칩 제작 후에 이루어지므로 관찰된 문제를 해결하기에는 너무 늦기 때문이다.
  • 커플링 및 전하 공유와 같은 다양한 유형의 노이즈를 포함하여 예상되는 노이즈 이벤트 목록을 작성한다.
  • 각 노이즈 이벤트에 대한 모델을 만든다. 모델은 주어진 노이즈 이벤트를 모델링하는 데 필요한 만큼 정확해야 한다.
  • 각 신호 이벤트에 대해 노이즈 이벤트가 발생하도록 회로를 흥분시키는 방법을 결정한다.
  • 필요에 따라 기생 인덕턴스 및 커패시턴스, 다양한 왜곡 효과 등 많은 효과를 포함하도록 원하는 여기를 나타내는 SPICE (또는 다른 회로 시뮬레이터) 넷리스트를 만든다.
  • SPICE 시뮬레이션을 실행하고, 아이 패턴으로 결과를 분석하여 재설계 필요 여부를 결정한다. 타이밍 예산도 계산한다.[3]


IC 설계를 위한 최신 신호 무결성 도구는 이러한 모든 단계를 자동으로 수행하여 설계에 문제가 없음을 나타내는 보고서나 수정해야 하는 문제 목록을 생성한다. 그러나 이러한 도구는 일반적으로 전체 IC에 적용되는 것이 아니라 관심 있는 선택된 신호에만 적용된다.

유선 연결의 경우, 임피던스 정합 또는 비정합 연결이 필요한지 결정하기 위해 상호 연결 비행 시간을 비트 기간과 비교하는 것이 중요하다. 상호 연결의 채널 비행 시간(지연)은 FR-4 스트립라인에서 대략 1ns당 15cm (6인치)이다(전파 속도는 유전체 및 기하학적 구조에 따라 다름).[5] 임피던스 불일치에서 이전 펄스의 반사는 라인 위아래로 몇 번 반사된 후 사라진다(비행 시간 정도). 낮은 비트 전송률에서는 에코가 스스로 사라지고 중간 펄스에서는 문제가 되지 않으므로 임피던스 정합이 필요하지도 않고 바람직하지도 않다. FR-4 이외의 다른 회로 기판 유형이 많이 있지만 일반적으로 제조 비용이 더 비싸다.

2004년 인텔이 PCI-Express 표준을 도입하면서 더 높은 비트 전송률로의 추세가 가속화되었다. 대부분의 칩 간 연결 표준은 병렬 버스에서 "레인"이라고 하는 직렬화기/역직렬화기(SERDES) 링크로 아키텍처가 변화했다. 이러한 직렬 링크는 병렬 버스 클럭 왜곡을 제거하고 추적 및 결합 효과의 수를 줄이지만, 레인의 비트 전송률이 크게 증가하고 비트 기간이 짧아지는 대가를 치른다.

기가비트/s급 데이터 전송률에서는 링크 설계자가 임피던스 변화에서 반사(예: 추적이 비아에서 레벨을 변경하는 경우, 전송선 참조), 밀집된 인접 연결로 인한 노이즈(상호 토크), 금속 추적의 표피 효과 및 유전 손실 탄젠트로 인한 고주파 감쇠를 고려해야 한다. 이러한 장애에 대한 완화 기술로는 임피던스 정합을 보장하기 위한 비아 형상 재설계, 차동 신호 사용, 프리앰퍼시스 필터링 등이 있다.[6][7]

이러한 새로운 기가비트/s급 비트 전송률에서는 비트 기간이 비행 시간보다 짧다. 이전 펄스의 에코가 주 펄스 위에 수신기에 도착하여 손상될 수 있는데, 통신 엔지니어링에서는 이를 심볼간 간섭(ISI)이라고 한다. 신호 무결성 엔지니어링에서는 아이 다이어그램의 혼잡을 지칭하여 아이 폐쇄라고 한다. 비트 기간이 비행 시간보다 짧을 때, 송신기의 전기 임피던스를 상호 연결, 상호 연결 섹션 서로 간, 상호 연결과 수신기에 일치시키는 고전적인 마이크로파 기술을 사용하여 반사를 제거하는 것이 중요하다. 소스 또는 부하를 사용한 종단은 양쪽 끝에서의 정합과 같다. 선택할 수 있는 상호 연결 임피던스는 자유 공간의 임피던스(377 Ω), 기하학적 형태 인자 및 스트립라인 필러의 상대 유전율의 제곱근(일반적으로 FR-4의 경우 ~4)에 의해 제한된다. 이러한 특성들이 함께 추적의 특성 임피던스를 결정한다. 50 Ω는 단일 종단 라인에 적합하며,[8] 100 Ω는 차동 라인에 적합하다.

정합에 필요한 낮은 임피던스로 인해 PCB 신호 추적은 칩 내부에 비해 훨씬 더 많은 전류를 전달한다. 이 큰 전류는 용량성 모드와 반대로 주로 자기 또는 유도 모드에서 상호 토크를 유발한다. 이러한 상호 토크에 대처하기 위해 디지털 PCB 설계자는 모든 신호의 의도된 신호 경로뿐만 아니라 반환 신호 전류의 경로도 예리하게 인식해야 한다. 신호 자체와 반환 신호 전류 경로는 모두 유도 상호 토크를 생성할 수 있다. 차동 트레이스 쌍은 이러한 영향을 줄이는 데 도움이 된다.

온칩 연결과 칩 간 연결의 세 번째 차이점은 신호 도체의 단면 크기이다. PCB 도체가 훨씬 더 크므로(일반적으로 너비가 100 μm 이상) PCB 추적은 DC에서 작은 직렬 저항을 갖는다(일반적으로 0.1 Ω/cm). 그러나 펄스의 고주파 성분은 표피 효과 및 PCB 재료와 관련된 유전 손실 탄젠트로 인해 추가 저항에 의해 감쇠된다.

주요 과제는 프로젝트가 비용 중심의 소비자 응용 프로그램인지, 아니면 성능 중심의 인프라 응용 프로그램인지에 따라 달라진다.[9] 각각 EM 시뮬레이터를 사용하여 광범위한 레이아웃 후 검증과 SPICE 및 채널 시뮬레이터를 사용하여 레이아웃 전 설계 최적화를 수행하는 경향이 있다.

  • 레이아웃 추출을 수행하여 레이아웃과 관련된 기생 성분을 얻는다. 일반적으로 최악의 경우와 최상의 경우의 기생 성분을 추출하여 시뮬레이션에 사용한다. 많은 장애의 분산된 특성으로 인해 전자기 시뮬레이션[10]이 추출에 사용된다.
  • PCB 또는 패키지가 이미 존재하는 경우, 설계자는 벡터 네트워크 분석기와 같은 고속 계측기를 사용하여 연결이 나타내는 장애를 측정할 수도 있다. 예를 들어, IEEE P802.3ap 태스크 포스는 10 Gbit/s 이더넷 백플레인 문제에 대한 제안된 솔루션의 테스트 케이스로 측정된 S-파라미터를 사용한다.[11]
  • 정확한 노이즈 모델링은 필수이다. 커플링 및 전하 공유와 같은 다양한 유형의 노이즈를 포함하여 예상되는 노이즈 이벤트를 나열한다. 입출력 버퍼 정보 사양(IBIS) 또는 회로 모델을 사용하여 드라이버와 수신기를 나타낼 수 있다.
  • 각 노이즈 이벤트에 대해 노이즈 이벤트가 발생하도록 회로를 자극하는 방법을 결정한다.
  • 원하는 자극을 나타내는 SPICE (또는 다른 회로 시뮬레이터) 넷리스트를 생성한다.
  • SPICE를 실행하고 결과를 기록한다.
  • 시뮬레이션 결과를 분석하고 재설계가 필요한지 결정한다. 데이터 아이(data eye)를 생성하고 타이밍 예산을 계산하는 경우가 많다. 데이터 아이 생성 예시 비디오는 YouTube([https://www.youtube.com/watch?v=my7CI84le5g An Eye is Born])에서 찾을 수 있다.


엔지니어는 설계의 각 신호에 대해 이러한 모든 단계를 수행하며, 특수 목적의 EDA 도구[12]를 사용하여 문제를 지적하거나 설계가 제조 준비가 되었는지 확인한다. 특정 작업에 가장 적합한 도구를 선택할 때는 용량(노드 또는 요소 수), 성능(시뮬레이션 속도), 정확도(모델의 성능), 수렴(솔버의 성능), 기능(비선형 대 선형, 주파수 종속 대 주파수 독립 등), 사용 편의성과 같은 특성을 고려해야 한다.

PCB 설계에서 신호 무결성(SI)은 인쇄 회로 기판의 트레이스, 비아 및 구성 요소를 통과하는 전기 신호의 품질을 의미한다. 양호한 신호 무결성을 보장하는 것은 고속 및 고주파 설계에 매우 중요하다. 신호 품질이 좋지 않으면 데이터 오류, 신호 왜곡 및 시스템 오작동이 발생할 수 있다.

  • 반사
  • 누화
  • 전송선 효과
  • 임피던스 불일치
  • 전자파 간섭(EMI)
  • 전원 무결성(PI)
  • 상승 및 하강 시간

6. 2. 문제 해결 (IC)

집적 회로(IC)의 신호 무결성 문제는 디지털 설계에 여러 가지 심각한 결과를 초래할 수 있다.[1] 이러한 문제의 주요 원인은 크로스토크이며, CMOS 기술에서는 주로 커플링 커패시턴스 때문에 발생하지만, 상호 인덕턴스, 기판 커플링, 비 이상적인 게이트 작동 등 다른 원인에 의해 발생할 수도 있다. 일반적으로는 드라이버 크기를 변경하거나 와이어 간격을 조정하여 문제를 해결한다.

디지털 IC에서 노이즈는 주로 다른 신호가 스위칭할 때 발생하는 커플링 효과 때문에 나타난다. 무어의 법칙에 따라 회로가 작아지면서 상호 연결 밀도가 증가하고, 와이어 형태가 변화하며, 임계 전압이 낮아지고, 스위칭 시간이 빨라지는 등의 여러 요인이 복합적으로 작용하여 노이즈 문제를 심화시킨다. 이 때문에 노이즈는 디지털 IC에서 반드시 고려해야 할 중요한 문제가 되었으며, 다음과 같은 현상들을 완화해야 한다.

  • 노이즈로 인해 신호 값이 잘못되어 논리적 오류가 발생할 수 있다.
  • 신호가 안정되는 데 시간이 지연될 수 있다. (''노이즈 온 딜레이'')
  • 게이트 입력 전압이 비정상적으로 변하여 장치 수명이 단축되거나, 래치업 현상이 발생하거나, 신호가 여러 번 반복될 수 있다.


문제가 발견되면 해결해야 하며, IC 온칩(on-chip) 문제에 대한 일반적인 해결 방법은 다음과 같다.

  • 임피던스 불연속성 제거: 임피던스 변화가 큰 부분을 찾아 경로 형태를 수정하여 임피던스를 맞춘다.
  • 드라이버 최적화: 과도하거나 부족한 드라이버의 구동력을 조절한다.
  • 버퍼 삽입: 신호가 약한 부분(희생 네트)에 버퍼를 넣어 신호를 증폭시킨다.
  • 공격자 다운사이징: 노이즈를 발생시키는 신호(공격 네트)의 드라이버 강도를 낮춰 신호 변화 속도를 늦춘다.
  • 쉴드 추가: GND 및 VDD 쉴드를 사용하여 크로스토크 영향을 줄인다. (단, 배선 면적이 늘어날 수 있다.)
  • 배선 변경: 배선 간격을 넓혀 커플링 효과를 줄인다.


이러한 해결 방법들은 또 다른 문제를 일으킬 수 있으므로, 설계 흐름 및 설계 마감 단계에서 이를 고려해야 하며, 설계 변경 후에는 반드시 재분석을 수행해야 한다.

6. 3. 문제 해결 (PCB)

PCB 설계에서 신호 무결성(SI)은 인쇄 회로 기판의 트레이스, 비아 및 구성 요소를 통과하는 전기 신호의 품질을 의미한다. 양호한 신호 무결성을 보장하는 것은 고속 및 고주파 설계에 매우 중요하다. 신호 품질이 좋지 않으면 데이터 오류, 신호 왜곡 및 시스템 오작동으로 이어질 수 있다.[13]

IC 패키지 또는 PCB 설계자는 다음과 같은 기술을 통해 신호 무결성 문제를 해결한다.

  • 신호 트레이스에 인접한 견고한 기준면을 배치하여 상호 간섭을 제어한다.
  • 기준면에 대한 트레이스 폭 간격을 제어하여 일관된 트레이스 임피던스를 생성한다.
  • 종단을 사용하여 링잉을 제어한다.
  • 상호 간섭을 줄이기 위해 인접한 레이어에서 트레이스를 수직으로 라우팅한다.
  • 상호 간섭을 줄이기 위해 트레이스 간의 간격을 늘린다.
  • 접지 바운스를 제한하기 위해 충분한 접지(및 전원) 연결을 제공한다(신호 무결성의 이 하위 분야는 때때로 전력 무결성으로 별도로 지정된다).
  • 전원 공급 장치 노이즈를 제한하기 위해 견고한 면 레이어로 전원을 분배한다.
  • 송신기 구동 셀에 프리앰퍼시스 필터를 추가한다.[13]
  • 수신 셀에 이퀄라이저를 추가한다.[13]
  • 낮은 지터/위상 잡음의 향상된 클럭 및 데이터 복구(CDR) 회로[14]


이러한 각 수정 사항은 다른 문제를 일으킬 수 있다. 이러한 유형의 문제는 설계 흐름 및 설계 종료의 일부로 해결해야 한다.

참조

[1] 서적 Electronic design automation for integrated circuits handbook CRC/Taylor & Francis
[2] 서적 High speed digital design a handbook of black magic Prentice Hall PTR
[3] 웹사이트 An Eye is Born https://www.youtube.[...] 2009-06-29
[4] 웹사이트 Using Digitally Controlled Impedance: Signal Integrity vs. Power Dissipation Considerations, XAPP863 (v1.0) https://www.xilinx.c[...]
[5] 웹사이트 Rule of Thumb #3 Signal speed on an interconnect https://www.edn.com/[...] EDN 2018-03-17
[6] 문서 Signal Integrity: Problems and Solutions https://www.keysight[...] Eric Bogatin, Bogatin Enterprises
[7] 문서 Eight Hints for Debugging and Validating High-Speed Buses http://literature.cd[...] Agilent Technologies
[8] 웹사이트 Why 50 Ohms? http://www.microwave[...] Microwaves101 2008-06-02
[9] 뉴스 Voices: Signal-integrity experts speak out: Two experts discuss signal-integrity challenges and their expectations for signal integrity. http://www.edn.com/a[...] 2009-04-23
[10] 문서 Hurdle the multigigabit per second barrier https://www.keysight[...]
[11] 문서 IEEE P802.3ap Task Force Channel Models http://www.ieee802.o[...]
[12] 뉴스 High Speed Digital Design Benefits from Recent EDA Tools Development http://www.highfrequ[...] 2009-05-01
[13] 웹사이트 Using Pre-Emphasis and Equalization with Stratix GX http://www.altera.co[...] Altera
[14] 문서 Using Clock Jitter Analysis to Reduce BER in Serial Data Applications http://literature.cd[...] Agilent Technologies


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