CMOS

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1. 개요

CMOS는 상보적 금속 산화막 반도체(Complementary Metal-Oxide-Semiconductor)의 약자로, 디지털 회로 설계 방식이자 이 회로를 구현하는 데 사용되는 공정 계열을 모두 지칭한다. 1963년 개발되어, 저전력 소비의 장점으로 인해 현대 집적 회로 제조의 주류가 되었다. CMOS는 P형과 N형 MOSFET을 결합하여 논리 게이트를 구현하며, 전력 소모가 적고, 다양한 응용 분야에 사용된다. 초기에는 NMOS보다 느렸으나, 기술 발전을 통해 극복하고, 마이크로프로세서, 메모리, 이미지 센서 등 다양한 분야에서 활용되고 있다.

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CMOS
CMOS
종류	집적 회로 반도체 소자
기술 정보
기술 방식	금속 산화막 반도체 (MOSFET)를 사용 상보형 MOSFET 사용
사용 분야	디지털 회로 아날로그 회로
개발	치탄 서
특징
장점	낮은 전력 소비 높은 잡음 내성
단점	래치업 현상 발생 가능성
역사
개발 시기	1963년
개발자	치탄 서 (Chih-Tang Sah) 프랭크 완래스 (Frank Wanlass)
최초 개발 회사	RCA
응용
사용 예	마이크로프로세서 마이크로컨트롤러 메모리 (SRAM, 플래시 메모리 등) 아날로그 회로 혼합 신호 회로
관련 용어
관련 기술	MOSFET TTL ECL PMOS NMOS
기타	반도체 집적 회로 VLSI 게이트 어레이

2. 역사

조지 시클라이는 1953년 상보적 대칭(complementary symmetry) 원리를 처음으로 소개했으며, 여러 상보적 바이폴라 회로에 대해 논의했다.^[6] RCA에서 일했던 폴 와이머는 1962년 CMOS와 밀접한 관련이 있는 박막 트랜지스터(TFT) 상보적 회로를 발명했다. 그는 상보적 플립플롭 및 인버터 회로를 발명했지만, 더 복잡한 상보적 논리에는 연구하지 않았다. 그는 동일한 기판에 p 채널과 n 채널 TFT를 회로에 배치할 수 있었던 최초의 사람이었다.^[6]^[7]^[8]^[9]^[10]^[11]

MOSFET(금속-산화막-반도체 전계효과 트랜지스터)는 1959년 벨 연구소의 모하메드 아탈라와 강대원에 의해 발명되었으며, 1960년 벨 연구소 팀과 함께 작동하는 MOS 소자를 성공적으로 시연했다.^[18]^[19]^[20]

PMOS 및 NMOS 공정을 모두 결합한 새로운 유형의 MOSFET 논리가 페어차일드의 치-탕 사와 프랭크 웬리스에 의해 개발되었는데, 이는 상보적 MOS(CMOS)라고 불린다. 1963년 2월, 그들은 이 내용을 연구 논문으로 발표했다.^[25]^[26]

CMOS는 1960년대 후반에 RCA에 의해 상용화되었다. RCA는 집적 회로(IC) 설계에 CMOS를 채택하여 1965년 공군 컴퓨터용 CMOS 회로를 개발했고, 1968년 288-비트 CMOS SRAM 메모리 칩을 개발했다. RCA는 1968년 4000 시리즈 집적 회로에도 CMOS를 사용했다.^[25]^[28]

CMOS 기술은 처음에는 당시 더 강력했던 NMOS를 선호했던 미국 반도체 산업에서 간과되었다. 그러나 낮은 전력 소비 특성으로 인해 일본 반도체 제조업체가 빠르게 채택하고 발전시켜 일본 반도체 산업의 부상으로 이어졌다.^[29] 도시바는 1969년 일반 CMOS보다 전력 소비량이 적고 작동 속도가 빠른 C²MOS(Clocked CMOS)를 개발했다.

최초로 대량 생산된 CMOS 소비자 전자 제품은 1970년에 출시된 해밀턴 펄서(Pulsar) "손목 컴퓨터" 디지털 시계였다.^[32] 낮은 전력 소비로 인해 CMOS 논리는 1970년대부터 계산기와 시계에 널리 사용되었다.^[33]

1978년, 마스하라 도시아키(Toshiaki Masuhara)가 이끄는 히타치 연구팀은 트윈-웰 Hi-CMOS 공정을 도입했다. 히타치 HM6147 칩은 비슷한 성능과 훨씬 적은 전력 소비로 1980년대에 컴퓨터용 가장 일반적인 반도체 제조 공정으로 NMOS를 추월했다.^[33] 1980년대에는 CMOS 마이크로프로세서가 NMOS 마이크로프로세서를 추월했다.^[34]

IBM의 비잔 다바리는 고성능, 저전압, 딥 서브 마이크론 CMOS 기술을 개발하여 더 빠른 컴퓨터뿐만 아니라 휴대용 컴퓨터와 배터리로 작동하는 휴대용 전자기기의 개발을 가능하게 했다.^[41]

후지쓰는 1987년 700nm CMOS 공정을 상용화했고,^[40] 히타치, 미쓰비시전기, NEC, 도시바는 1989년 500nm CMOS를 상용화했다.^[43] 1993년, 소니는 350nm CMOS 공정을 상용화했고, 히타치와 NEC는 250nm CMOS를 상용화했다. 히타치는 1995년에 160nm CMOS 공정을 도입했고, 미쓰비시는 1996년에 150nm CMOS를, 삼성전자는 1999년에 140nm을 도입했다.^[43]

2000년, 마이크론 테크놀로지의 구르테즈 싱 산두와 트렁 T. 도안(Trung T. Doan)은 원자층 증착 고유전율 유전체 박막을 발명하여 비용 효율적인 90 nm CMOS 공정 개발을 이끌었다.^[41]^[44]

2. 1. 상보형 회로의 초기 개념

조지 시클라이는 1953년에 상보적 대칭(complementary symmetry) 원리를 처음으로 소개했으며, 여러 상보적 바이폴라 트랜지스터 회로에 대해 논의했다.^[6]^[7]^[8]^[9]^[10]^[11] 1962년 RCA의 폴 와이머는 CMOS와 유사한 박막 트랜지스터(TFT) 상보적 회로를 발명했다. 그는 상보적 플립플롭 및 인버터 회로를 발명했지만, 더 복잡한 상보적 논리 연구는 진행하지 않았다. 와이머는 동일한 기판에 p 채널과 n 채널 TFT를 회로에 배치할 수 있었던 최초의 사람이었다. 3년 전, 존 T. 월마크와 샌포드 M. 마커스는 JFET을 사용하여 집적 회로로 구현된 다양한 복잡한 논리 함수(상보적 메모리 회로 포함)를 발표했다. 프랭크 웬리스(Frank Wanlass)는 RCA에서 와이머가 수행한 작업에 익숙했다.^[6]

2. 2. MOSFET의 등장과 CMOS 개발

MOSFET(금속-산화막-반도체 전계효과 트랜지스터, MOS 트랜지스터)는 1959년 벨 연구소의 모하메드 M. 아탈라(Mohamed M. Atalla)와 강대원(Dawon Kahng)에 의해 발명되었다. MOSFET 제조 공정에는 원래 PMOS(p형 MOS)와 NMOS(n형 MOS) 두 가지가 있었는데, 아탈라와 강대원은 1960년에 게이트 길이 20μm를 개발하고, 그 후 10μm의 PMOS, NMOS 소자를 개발했다.

PMOS와 NMOS 공정을 결합한 새로운 유형의 MOSFET 논리가 페어차일드의 프랭크 웬리스(Frank Wanlass)와 치-탕 사|Chih-Tang Sah^영어(Chih-Tang Sah)에 의해 개발되어 상보형 MOS(*CMOS*)라 불리게 되었다. 이들은 1963년 2월에 이 내용을 논문으로 발표했다. 이 논문과 웬리스가 출원한 특허에는 실리콘 기판을 열산화하여 드레인 접점과 소스 접점 사이에 이산화규소 층을 만드는 것을 기본으로 하는 CMOS 소자 제조 방법이 개괄되어 있다.

2. 3. CMOS의 상용화와 발전

RCA는 1960년대 후반 CMOS를 상용화하여 집적 회로(IC) 설계에 채택했다. RCA는 1965년 공군 컴퓨터용 CMOS 회로를 개발했고, 1968년에는 288-비트 CMOS SRAM 메모리 칩을 개발했다.^[25] RCA는 1968년 4000 시리즈 집적 회로에도 CMOS를 사용했으며, 초기에는 20μm 반도체 제조 공정을 사용하다가 점차 10 μm 공정으로 축소했다.^[28]

초기에 CMOS 기술은 당시 더 성능이 좋았던 NMOS를 선호한 미국 반도체 산업에서 주목받지 못했다. 그러나 CMOS는 낮은 전력 소비 특성 덕분에 일본 반도체 제조업체들이 빠르게 채택하고 발전시켜 일본 반도체 산업의 성장에 기여했다.^[29] 도시바는 1969년 일반 CMOS보다 전력 소비가 적고 작동 속도가 빠른 C²MOS(Clocked CMOS)를 개발했다. 도시바는 이 기술을 사용하여 1971년에 개발되어 1972년에 출시된 샤프의 Elsi Mini LED 포켓 계산기용 대규모 집적 회로(LSI) 칩을 개발했다.^[30] 스와 정공(현재 세이코 에프손)은 1969년 세이코 쿼츠 시계용 CMOS IC 칩 개발을 시작하여 1971년 세이코 아날로그 쿼츠 38SQW 시계 출시와 함께 대량 생산을 시작했다.^[31] 최초로 대량 생산된 CMOS 소비자 전자 제품은 1970년에 출시된 해밀턴 펄서(Pulsar) "손목 컴퓨터" 디지털 시계였다.^[32] 낮은 전력 소비 덕분에 CMOS 논리는 1970년대부터 계산기와 시계에 널리 사용되었다.^[33]

1970년대 초 최초의 마이크로프로세서는 PMOS 프로세서였고, 초기 마이크로프로세서 산업을 주도했다. 1970년대 후반에는 NMOS 마이크로프로세서가 PMOS 프로세서를 추월했다.^[34] CMOS 마이크로프로세서는 인터실 6100(Intersil 6100)^[34] 와 RCA CDP 1801^[35] 로 1975년에 도입되었지만, 1980년대까지는 주류가 되지 못했다.^[34]

CMOS는 처음에는 NMOS 논리보다 느렸기 때문에 1970년대에는 컴퓨터에 NMOS가 더 널리 사용되었다.^[33] 인텔 5101(1kb SRAM) CMOS 메모리 칩(1974)의 접근 시간은 800ns였고,^[36]^[37] 당시 최고 속도의 NMOS 칩인 인텔 2147(4kb SRAM) HMOS 메모리 칩(1976)의 접근 시간은 55/70ns였다.^[33]^[37] 1978년, 마스하라 도시아키(Toshiaki Masuhara)가 이끄는 히타치 연구팀은 3 μm 공정으로 제조된 HM6147(4kb SRAM) 메모리 칩을 사용하여 트윈-웰 Hi-CMOS 공정을 도입했다.^[33]^[38]^[39] 히타치 HM6147 칩은 인텔 2147 HMOS 칩의 성능(55/70ns 접근)과 일치하는 반면, HM6147은 2147(110mA)보다 전력 소비량이 훨씬 적었다(15mA). 비슷한 성능과 훨씬 적은 전력 소비로 트윈-웰 CMOS 공정은 결국 1980년대에 컴퓨터용 가장 일반적인 반도체 제조 공정으로 NMOS를 추월했다.^[33]

1980년대에는 CMOS 마이크로프로세서가 NMOS 마이크로프로세서를 추월했다.^[34] 1989년 목성 궤도에 진입하기 위해 발사된 NASA의 갈릴레오 우주선은 낮은 전력 소비로 인해 RCA 1802 CMOS 마이크로프로세서를 사용했다.^[32]

2. 4. CMOS 기술의 진화

1980년대 중반, IBM의 비잔 다바리는 고성능, 저전압, 딥 서브 마이크론 CMOS 기술을 개발하여 더 빠른 컴퓨터뿐만 아니라 휴대용 컴퓨터와 배터리로 작동하는 휴대용 전자기기의 개발을 가능하게 했다.^[41] 1988년, 다바리는 고성능 250나노미터 CMOS 공정을 시연한 IBM 팀을 이끌었다.^[42]

1990년대가 되면서 반도체 메모리나 마이크로프로세서의 논리 IC는 대부분 CMOS 구조가 되었으며, 작은 규모의 전원 회로, 아날로그-디지털 변환회로, 디지털-아날로그 변환회로 등이 포함되어 제작되기 시작하였다.

후지쓰는 1987년 700nm CMOS 공정을 상용화했고,^[40] 그 후 히타치, 미쓰비시전기, NEC, 도시바는 1989년 500nm CMOS를 상용화했다.^[43] 1993년, 소니는 350nm CMOS 공정을 상용화했고, 히타치와 NEC는 250nm CMOS를 상용화했다. 히타치는 1995년에 160nm CMOS 공정을 도입했고, 그 후 미쓰비시는 1996년에 150nm CMOS를, 그리고 삼성전자는 1999년에 140nm을 도입했다.^[43]

2000년, 마이크론 테크놀로지의 구르테즈 싱 산두와 트렁 T. 도안(Trung T. Doan)은 원자층 증착 고유전율 유전체 박막을 발명하여 비용 효율적인 90 nm CMOS 공정 개발을 이끌었다.^[41]^[44] 도시바와 소니는 2002년에 65 nm CMOS 공정을 개발했고,^[45] 그 후 TSMC는 2004년에 45 nm CMOS 논리 개발을 시작했다.^[46] 마이크론 테크놀로지의 구르테즈 싱 산두가 개발한 피치 이중 패터닝은 2000년대에 30nm급 CMOS 개발로 이어졌다.^[41]

CMOS는 대부분의 최신 LSI 및 VLSI 장치에 사용된다.^[33] 2019년 현재, 플래너 CMOS 기술은 여전히 가장 일반적인 반도체 소자 제작 방식이지만, 20nm보다 작은 반도체 노드를 제조할 수 있는 비플래너 FinFET 기술로 점차 대체되고 있으며, 이는 여전히 상보적인 NMOS 및 PMOS 트랜지스터이다.^[47]

3. 기술적 특징

CMOS는 P 채널과 N 채널 MOSFET를 전원 전압 간에 직렬로 구성하고, 입력은 두 MOSFET의 게이트에, 출력은 두 MOSFET 드레인 사이에 연결한 집적 회로 구조이다. 각 MOSFET는 스위치로 작동하며, 같은 입력 신호에 대해 P 채널과 N 채널이 반대로 동작한다. 이로 인해 블리딩 전류(bleeding current)가 거의 없어 TTL 논리 소자보다 소비 전력이 적고, 집적도를 높일 수 있다.^[48]

MOSFET의 동작 영역에서 직류 전달 특성은 선형 영역에서 출력 전압이 입력 전압과 거의 같고, 포화 영역에서 출력 전압은 게이트 전압에서 「문턱 전압」을 뺀 값이다. P-MOSFET가 포화 영역일 때 N-MOSFET는 선형 영역이고, N-MOSFET가 포화 영역일 때 P-MOSFET는 선형 영역이다. CMOS의 동작 영역 대부분은 선형 영역이다.

CMOS 구조의 논리 회로는 전원 전압을 낮추면 소비 전력이 적지만, 전달 지연 시간이 커진다. 제조 공정 개선으로 낮은 전압과 고속 동작이 가능해졌다. 1990년대 이후 반도체 메모리나 마이크로프로세서의 논리 IC는 대부분 CMOS 구조를 사용하며, 소규모 전원 회로, 아날로그-디지털 변환회로, 디지털-아날로그 변환회로 등도 포함하여 제작한다. CMOS는 NMOS 논리보다 약 7분의 1,^[33] 바이폴라 트랜지스터-트랜지스터 논리(TTL)보다 약 1,000만 배 적은 전력을 소모한다.^[49]^[50]

TTL이나 NMOS 로직 및 PMOS 로직처럼 PNP형 또는 NPN형 바이폴라 트랜지스터 중 한쪽만을 사용하면 전류가 항상 흐른다. 그러나 CMOS는 논리가 반전될 때 MOSFET의 게이트를 포화시키거나 포화 상태에서 전하를 빼내기 위한 전류만 흐르기 때문에 소비전력이 적다. 회로 설계 시 스위칭 횟수를 줄여 소비전력을 더욱 줄일 수 있다.

미세화에 따라 단일 MOSFET의 스위칭에 필요한 전력량도 감소한다. 이에 따라 집적도를 향상시키는 것만으로 고속화와 소비전력 저감을 동시에 얻을 수 있다(노이스의 법칙, 무어의 법칙 참조). 그러나 상용 마이크로프로세서 생산에 사용되는 최첨단 집적회로 공정에서는 21세기 초부터 미세화에 따른 누설 전류 증가로 인한 비스위칭 시 소비전력 증가가 전술한 소비전력 저감을 상회하는 현상이 나타나고 있다. 이른바 "무어의 법칙의 한계"로 알려진 현상 중 하나이다.

과거에는 CMOS는 MOSFET의 게이트 용량을 포화 상태까지 전류를 흘려야 스위칭이 이루어지지 않기 때문에 TTL이나 NMOS 로직과 비교하여 동작이 느렸다. 그러나 미세화에 따른 게이트 용량 저하와 Vdd-Vss 저감, 그리고 게이트 전극 재료 변경(폴리실리콘 사용)에 의해 이러한 단점은 극복되었다.

TTL에 비해 입력 임피던스가 매우 높기 때문에 입력 단자에 정전기가 축적되기 쉽다. 또한 MOSFET은 게이트에 고전압이 걸리면 절연층이 방전으로 파괴되어 복구 불가능하게 되므로 정전기에 의한 손상이 발생하기 쉽다. 따라서 일반적으로 클램프 다이오드 등의 보호 회로가 설치된다. 그러나 최근 집적회로의 미세화에 따라 정전기 내성 저하와 정전기 보호 대상 입력 단자 증가가 문제가 되고 있다.

CMOS 구조로 하면 출력 전압 범위는 전원 전압 범위와 거의 같아진다. 입력 신호의 문턱값은 H일 때와 L일 때 대칭이므로 논리 회로 설계가 부 논리이든 정 논리이든 전기적 특성에 차이가 없어져 논리 설계의 자유도가 높아진다. 동시에 전원 전압(동작 전압)의 허용 범위도 넓어져 전기적 설계가 용이해진다.

CMOS는 전원 전압을 낮추면 소비전력이 감소하는 반면 전달 지연 시간이 길어지는 특성을 가진다. 이는 단순한 사칙연산이나 제곱근 계산을 사람의 키 조작 속도에 맞춰 수행하면 되고 소비전력을 억제하고 싶은 전자 계산기 등에는 안성맞춤이다. 반면에 그 동작의 느림이 싫어지는, 예를 들어 과거에는 성능 제일주의 슈퍼컴퓨터나 메인프레임은 ECL이 사용되었다. 그러나 확대되는 퍼스널 컴퓨터 시장의 뒷받침으로 미세화가 진행되고 저전압 동작과 고속화의 양립이 이루어진 것과 집적도 향상 및 필요한 냉각 능력 완화에 따른 총비용 저하 등의 요인에 의해 비용 대비 성능 면에서도 ECL을 능가하게 되어 오늘날에는 메인프레임은 물론 슈퍼컴퓨터용 마이크로프로세서 시장에서도 CMOS가 주류가 되었다.

3. 1. 기본 원리

CMOS는 P 채널 MOSFET(금속-산화물-반도체 전계 효과 트랜지스터)와 N 채널 MOSFET를 상보적으로 결합하여 구성한다. P 채널 MOSFET는 게이트 전압이 낮을 때 소스와 드레인 사이의 저항이 낮아지고, 높을 때 저항이 높아진다. 반면 N 채널 MOSFET는 게이트 전압이 낮을 때 저항이 높아지고, 높을 때 저항이 낮아진다.^[51]

CMOS 인버터. '''V_dd'''와 '''V_ss'''는 드레인과 소스를 나타낸다.

CMOS는 모든 nMOSFET에 pMOSFET을 보완하고 두 게이트와 두 드레인을 함께 연결하여 전류 감소를 달성한다. 게이트에 높은 전압이 인가되면 nMOSFET이 통전되고 pMOSFET은 통전되지 않으며, 게이트에 낮은 전압이 인가되면 그 반대가 된다. 이러한 구성은 전력 소비와 발열을 크게 줄인다. 그러나 스위칭 시간 동안 게이트 전압이 한 상태에서 다른 상태로 전환될 때 pMOS와 nMOS MOSFET이 모두 잠시 통전된다. 이로 인해 전력 소비가 짧게 스파이크되며 고주파수에서는 심각한 문제가 된다.^[48]

CMOS 구조는 입력 신호에 따라 P 채널과 N 채널 MOSFET가 번갈아 켜지고 꺼지면서 전류 흐름을 제어한다. 정적인 상태에서는 전류가 거의 흐르지 않아 전력 소비가 매우 적다.^[33]^[49]^[50]

가장 기본적인 CMOS 논리 게이트는 CMOS 인버터(NOT 게이트)이다. 입력이 낮으면 출력이 높고, 입력이 높으면 출력이 낮다. 입력이 무엇이든 출력은 플로팅 상태로 남아 있지 않다. 이러한 입력 및 출력 동작으로 인해 CMOS 회로의 출력은 입력의 반전이다.

CMOS의 전원 공급 핀은 제조사에 따라 V_DD 및 V_SS, 또는 V_CC 및 접지(GND) 등으로 다르게 표기될 수 있다.^[52]

3. 2. 이중성(Duality)

CMOS 회로는 PMOS 트랜지스터와 NMOS 트랜지스터 사이에 이중성이 존재한다. 드 모르간의 법칙에 따라, 병렬 연결된 PMOS 트랜지스터는 직렬 연결된 NMOS 트랜지스터에 대응하고, 직렬 연결된 PMOS 트랜지스터는 병렬 연결된 NMOS 트랜지스터에 대응한다.^[53]^[54]

3. 3. 논리 게이트 구현

CMOS는 P 채널 MOSFET와 N 채널 MOSFET를 조합하여 논리 회로를 구현하는 기술이다. 이 구조는 각 MOSFET가 스위치처럼 작동하며, P 채널과 N 채널이 서로 반대로 동작하여 전력 소비를 줄이고 집적도를 높인다.

기본적인 논리 게이트인 NOT 게이트(논리 반전)는 PMOS-FET와 NMOS-FET를 직렬로 연결하여 구현한다. 입력 신호에 따라 각 FET가 켜지거나 꺼지면서 입력과 반대되는 출력을 생성한다.

NAND 게이트와 NOR 게이트는 여러 개의 MOSFET를 조합하여 구현할 수 있다. NAND 게이트는 NMOS 트랜지스터를 직렬로, PMOS 트랜지스터를 병렬로 연결하고, NOR 게이트는 그 반대로 연결한다.

CMOS 논리는 TTL이나 NMOS 로직 및 PMOS 로직에 비해 소비전력이 적다. 논리가 반전될 때만 전류가 흐르기 때문이다. 회로 설계 시 스위칭 횟수를 줄이면 소비전력을 더욱 줄일 수 있다.

NAND 회로의 물리적 배치. 더 큰 영역의 N형 확산과 P형 확산은 트랜지스터의 일부이다. 왼쪽의 두 개의 작은 영역은 래치업을 방지하기 위한 탭이다.

반도체 미세 제작에서 P형 기판 상의 CMOS 인버터 제작의 간소화된 과정. 1단계에서 이산화규소 층은 열 산화를 통해 초기 형성된다. 참고: 게이트, 소스 및 드레인 접점은 실제 소자에서 일반적으로 동일 평면에 있지 않으며, 다이어그램은 축척에 맞지 않다.

3. 4. 전력 소비

CMOS 논리는 NMOS 논리 회로보다 전력 소모량이 적다. CMOS는 전환될 때만 전력을 소모하기 때문이다("동적 전력"). 현대의 ASIC의 90나노미터 공정에서 출력 전환에는 120피코초가 걸릴 수 있으며, 10나노초마다 한 번 발생한다. NMOS 논리는 부하 저항과 n형 네트워크를 통해 V_dd에서 V_ss로 전류 경로가 있기 때문에 트랜지스터가 켜져 있을 때마다 전력을 소모한다.^[55]

정적 CMOS 게이트는 유휴 상태일 때 거의 전력을 소모하지 않기 때문에 매우 전력 효율이 높다. 이전에는 CMOS 장치의 전력 소모는 칩 설계 시 주요 고려 사항이 아니었다. 속도와 면적과 같은 요소가 설계 매개변수를 지배했다. CMOS 기술이 서브마이크론 수준 이하로 이동함에 따라 칩 단위 면적당 전력 소모량이 엄청나게 증가했다.

크게 분류하면 CMOS 회로의 전력 소모는 정적 및 동적의 두 가지 구성 요소로 인해 발생한다.
정적 전력 소비

NMOS 및 PMOS 트랜지스터는 모두 게이트-소스 문턱 전압(V_th)을 가지는데, 이 값보다 낮으면 소자를 통과하는 전류(소위 ''서브스레숄드'' 전류)가 지수적으로 감소한다. 과거 CMOS 회로는 공급 전압이 문턱 전압보다 훨씬 높은 전압에서 동작했다(V_dd는 5V일 수 있고, NMOS와 PMOS 모두의 V_th는 700mV일 수 있었다). 일부 CMOS 회로에 사용되는 특수한 트랜지스터로는 문턱 전압이 거의 0에 가까운 본질 트랜지스터가 있다.
SiO₂는 좋은 절연체이지만, 매우 얇은 두께에서는 전자가 매우 얇은 절연체를 관통할 수 있다. 이 확률은 산화물 두께에 따라 지수적으로 감소한다. 터널링 전류는 20Å 이하의 게이트 산화물을 가진 130nm 이하 기술의 트랜지스터에서 매우 중요해진다.
확산 영역과 웰(예: p형 확산 대 n-웰), 웰과 기판(예: n-웰 대 p형 기판) 사이에 역 바이어스가 형성됨으로써 작은 역 누설 전류가 생성된다. 최신 공정에서 다이오드 누설 전류는 서브스레숄드 전류와 터널링 전류에 비해 매우 작으므로, 전력 계산 시 무시할 수 있다.
비율이 일치하지 않으면 PMOS와 NMOS의 전류가 달라질 수 있으며, 이는 불균형을 초래하여 부적절한 전류로 인해 CMOS가 과열되고 불필요하게 전력을 소비하게 된다. 또한, 최근 연구에 따르면 소자가 느려지는 것과 맞바꾸어 노화 효과로 인해 누설 전력이 감소하는 것으로 나타났다.^[53]
설계 속도를 높이기 위해 제조업체는 문턱 전압이 낮은 구조로 전환했지만, 이로 인해 200mV의 V_th를 가진 최신 NMOS 트랜지스터는 상당한 서브스레숄드 누설 전류를 갖게 되었다. 수많은 회로가 활발하게 스위칭되지 않는 설계(예: 데스크톱 프로세서)는 이 누설 전류 때문에 전력을 소비한다. 누설 전력은 이러한 설계에서 소비되는 총 전력의 상당 부분을 차지한다. 파운드리에서 현재 이용 가능한 다중 문턱 CMOS(MTCMOS)는 누설 전력을 관리하는 한 가지 방법이다. MTCMOS를 사용하면 스위칭 속도가 중요하지 않은 경우에는 높은 V_th 트랜지스터를 사용하고, 속도에 민감한 경로에는 낮은 V_th 트랜지스터를 사용한다. 더욱 얇은 게이트 유전체를 사용하는 추가적인 기술 발전은 극도로 얇은 게이트 유전체를 통한 전류 터널링으로 인해 추가적인 누설 요소를 갖게 된다. 기존 게이트 유전체인 이산화규소 대신 고-κ 유전체를 사용하면 유사한 소자 성능을 얻을 수 있지만, 더 두꺼운 게이트 절연체를 사용하므로 이 전류를 방지할 수 있다. 새로운 재료 및 시스템 설계를 사용한 누설 전력 감소는 CMOS의 스케일링을 유지하는 데 중요하다.^[54]

동적 전력 소비

CMOS 회로는 스위칭될 때마다 다양한 부하 정전용량(대부분 게이트 및 배선 정전용량, 드레인 및 일부 소스 정전용량도 포함)을 충전하여 전력을 소비한다. CMOS 논리의 한 사이클에서 전류는 V_DD에서 부하 정전용량으로 흘러 충전한 다음 충전된 부하 정전용량(C_L)에서 접지로 흘러 방전된다. 따라서 한 번의 완전한 충전/방전 사이클에서 총 Q=C_LV_DD가 V_DD에서 접지로 전달된다. 부하 정전용량의 스위칭 주파수를 곱하여 사용된 전류를 구하고, 평균 전압을 다시 곱하여 CMOS 소자에서 소비되는 특성 스위칭 전력을 구한다: $P = 0.5 C V^2 f$ .
대부분의 게이트는 모든 클럭 사이클에서 동작/스위칭하지 않으므로 활동 계수 $\alpha$ 라는 계수가 종종 함께 사용된다. 이제 동적 전력 소비는 $P = \alpha C V^2 f$ 로 다시 작성할 수 있다.
시스템의 클럭은 매 사이클마다 상승과 하강하므로 활동 계수 α=1을 갖는다. 대부분의 데이터는 0.1의 활동 계수를 갖는다.^[55] 노드의 활동 계수와 함께 정확한 부하 정전용량을 추정하면 해당 노드의 동적 전력 소비를 효과적으로 계산할 수 있다.
pMOS와 nMOS 모두 유한한 상승/하강 시간을 가지므로, 예를 들어 OFF에서 ON으로 전이하는 동안 두 트랜지스터는 짧은 시간 동안 동시에 ON 상태가 되어 전류가 V_DD에서 접지로 직접 흐르는 경로가 생성되고, 이로 인해 단락 전류(short-circuit current)가 발생한다. 이는 때때로 "크로우바(crowbar)" 전류라고도 한다. 단락 전류에 의한 전력 소모는 트랜지스터의 상승 및 하강 시간에 따라 증가한다.

1990년대에 집적 회로의 배선이 가늘어지고 긴 배선의 저항이 커짐에 따라 크로우바 전류와 같은 형태의 전력 소모는 중요한 문제가 되었다. 저항이 큰 긴 배선 끝에 위치한 CMOS 게이트는 느린 입력 전이를 경험한다. 약하게 구동되는 가늘고 긴 배선을 피하도록 주의 깊게 설계하면 이러한 효과를 줄일 수 있지만, 크로우바 전력은 동적 CMOS 전력의 상당 부분을 차지할 수 있다.

3. 5. 입력 보호

CMOS 구조에는 기생 트랜지스터가 내재되어 있는데, 이는 정전기 방전(ESD)과 같은 외부 요인에 의해 켜질 수 있다. 이로 인해 래치업 현상이 발생하여 CMOS 소자가 손상되거나 파괴될 수 있다. 이러한 문제를 방지하기 위해 클램프 다이오드를 포함한 보호 회로가 CMOS 회로에 사용된다. 제조업체의 데이터 시트에는 이 다이오드를 통해 흐를 수 있는 최대 허용 전류가 명시되어 있다.

CMOS 구조에서는 P형 반도체와 N형 반도체가 공존하기 때문에 기생 소자(기생 다이오드, 기생 사이리스터 등)가 발생한다.^[1] 어떤 원인으로 입력 전압이 전원 전압 범위를 벗어나면 MOSFET이 계속 켜진 채로 있는 래치업 현상이 발생할 수 있다.^[1] 따라서 순간적으로라도 전원 전압 범위를 초과할 가능성이 있는 입력 단자에는 다이오드 등을 이용한 보호 회로를 설치해야 한다.^[1] 이러한 보호 회로는 IC에 내장되어 있기도 하다(입력 내성 기능).^[1]

4. CMOS 표준 로직 IC

단일 전원으로 CMOS 수준의 입출력 인터페이스로 통일된 집적 회로이다. (74HCT나 74ACT처럼 입력 논리 수준을 TTL에 맞춘 형태도 있다.)

CMOS 표준 로직 IC
시리즈 형명 표시	전원 전압 범위 (V)	지연 (ns)	정지 시 전류 (μA/Gate)	특징
4000	3 - 15	30	200	RCA가 원래 표준품
4500	3 - 15	30	200	모토롤라
74HC	2 - 6	10	23	74 시리즈와 핀 배치 호환
74AC	2 - 5.5	8.5	40	HC를 고속화한 것
74VHC	2 - 5.5	8.5	20	HC를 고속화한 것
74LVX	2 - 3.6	12	20	3.3V 전용
74LCX	2 - 3.6	6.5	10	3.3V 전용 고속 버전
74VCX	1.8 - 3.6	2.5	20	2.0V 대응

CMOS IC의 입출력 전압 레벨은 다음과 같다.

하이 레벨 입력 전압: 0.7 × Vdd
로우 레벨 입력 전압: 0.2 × Vdd
하이 레벨 출력 전압: Vdd - 0.8V
로우 레벨 출력 전압: 0.4V

Vdd: 전원 전압 (TTL 회로의 관례에 따라 Vcc로 표기되기도 함)

최초의 CMOS 표준 로직 IC 시리즈는 1968년 RCA에서 출시된 4000 시리즈이다. 4000 시리즈는 기존 TTL 표준 로직 IC와 핀 배치 등이 달라, TTL과의 직접적인 교체를 고려한 설계는 아니었다. 그럼에도 불구하고 많은 회사에서 세컨드 소스가 판매되었다.

이후, TTL과의 교체가 가능한 74HC 시리즈('''H'''igh Speed '''C'''MOS) (74 시리즈와 호환)가 등장하고, 74HCT(High Speed CMOS TTL compatible)나 74ACT처럼 입력 신호의 전위 조건이 TTL과 호환되어 TTL과 직접 연결할 수 있는 타입이 등장하면서 CMOS 표준 로직은 급속히 보급되었다.

5. 응용 분야

CMOS는 디지털 회로, 아날로그 회로, 이미지 센서 등 다양한 분야에 응용된다.

이미지 센서: CMOS 이미지 센서(CIS)는 디지털 카메라와 스마트폰 카메라에 사용되는 촬상 소자로, 기존의 CCD를 대체하고 있다. 이미지 장치 분야에서는 CIS를 줄여서 시모스라고 부르기도 한다.
개인용 컴퓨터: PC나 워크스테이션에서는 BIOS의 현재 시간이나 하드웨어 설정 정보를 유지하기 위한 비휘발성 메모리를 시모스 롬, 또는 단순히 시모스라고 부르기도 한다. 이 메모리에 저장된 데이터 자체를 시모스라고 부르기도 한다. 예를 들어, "마더보드가 부팅되지 않을 때는 CMOS를 클리어한다"와 같이 사용된다. 이는 IBM PC 시리즈에서 유래한 관습으로, 모토로라의 RTC IC인 MC146818에서 비롯되었다. 이 IC는 CMOS 공정으로 제조되어 저전력으로 작동하며, 버튼형 전지를 이용한 배터리 백업으로 전원이 차단되어도 정보를 유지할 수 있었다.

5. 1. 디지털 회로

CMOS는 P 채널과 N 채널 MOSFET를 직렬로 구성하여 블리딩 전류(bleeding current)를 줄임으로써 소비 전력이 적은 논리 회로를 구현할 수 있으며, 부하로 MOSFET를 사용하여 집적도를 높일 수 있다. 이러한 특성 덕분에 1990년대 이후 대부분의 반도체 메모리나 마이크로프로세서 논리 IC는 CMOS 구조를 사용하며, 소규모 전원 회로, 아날로그-디지털 변환회로, 디지털-아날로그 변환회로 등도 함께 포함되어 제작된다.

CMOS 회로는 PMOS 트랜지스터와 NMOS 트랜지스터의 이중성(Duality)을 가지는데, 이는 드 모르간의 법칙에 기반하여 병렬로 연결된 PMOS 트랜지스터는 직렬로 연결된 NMOS 트랜지스터에 대응하고, 직렬로 연결된 PMOS 트랜지스터는 병렬로 연결된 NMOS 트랜지스터에 대응하는 방식으로 설계된다.

CMOS 논리의 NAND 게이트 회로도를 보면, A와 B 입력이 모두 높으면 NMOS 트랜지스터는 통전, PMOS 트랜지스터는 비통전 상태가 되어 출력과 접지 사이에 전도성 경로가 형성되어 출력이 낮아진다. 반대로 A와 B 입력이 모두 낮으면 NMOS 트랜지스터는 비통전, PMOS 트랜지스터는 통전 상태가 되어 출력과 전압원 사이에 전도성 경로가 형성되어 출력이 높아진다. 이러한 방식으로 NAND 논리 게이트를 구현한다.

CMOS는 (PMOS) 풀업 트랜지스터가 켜졌을 때 저항이 낮아 출력 전환이 빠르고, 출력 신호가 낮은 레일과 높은 레일 사이의 전체 전압을 스윙하여 노이즈에 강하다는 장점이 있다.

초기에는 NMOS에 비해 주목받지 못했지만, 저전력 특성으로 인해 일본 반도체 제조업체에 의해 빠르게 채택되어 발전했다. Toshiba는 1969년 C²MOS(Clocked CMOS) 회로 기술을 개발하여 Sharp의 LED 휴대용 계산기 "엘시미니(エルシーミニ)"의 LSI 칩을 개발했다. 스와 세이코샤(현 세이코 엡손)는 1969년부터 세이코 쿼츠 손목시계의 CMOS IC 칩 개발을 시작하여 1971년 대량 생산을 개시했다. 1970년대 이후 계산기와 시계에 CMOS 로직이 널리 사용되었다.

초기 마이크로프로세서는 PMOS 로직으로 제작되었으나, 1975년 Intersil 6100과 RCA CDP 1801 등 CMOS를 사용한 마이크로프로세서가 등장했고, 1980년대에 들어서 CMOS가 마이크로프로세서의 주류가 되었다. 초기 CMOS는 NMOS 로직보다 속도가 느렸지만, 1978년 히타치 연구팀이 트윈웰(twin-well) Hi-CMOS 공정을 도입하여 NMOS 로직의 성능을 뛰어넘는 CMOS 메모리 칩 HM6147을 발표하면서 CMOS가 NMOS를 제치고 1980년대 컴퓨터용 반도체 제조 공정으로 가장 일반적인 것이 되었다.

5. 2. 아날로그 회로

CMOS 기술은 디지털 응용 분야뿐만 아니라 아날로그 분야에도 사용된다. 예를 들어, 시중에서 CMOS 연산 증폭기 IC를 찾아볼 수 있다. 신호 릴레이 대신 전달 게이트를 아날로그 멀티플렉서로 사용할 수 있다. 또한 CMOS 기술은 혼성 신호 (아날로그+디지털) 응용 분야에서 마이크로파 주파수까지 RF 회로에도 널리 사용된다.^[56]

RF CMOS는 혼합 신호 CMOS 집적 회로 기술을 기반으로 하는 RF 회로(무선 주파수 회로)를 말하며, 무선 통신 기술에 널리 사용된다. 1980년대 후반 UCLA에서 아사드 아비디가 개발한 RF CMOS는 RF 회로의 설계 방식을 바꾸어 라디오 송수신기에서 개별 바이폴라 트랜지스터를 CMOS 집적 회로로 대체하게 되었다.^[57] 이는 정교하고 저렴하며 휴대 가능한 최종 사용자 단말기를 가능하게 했으며, 광범위한 무선 통신 시스템을 위한 소형, 저렴, 저전력, 휴대용 장치의 출현을 가져왔다. 이는 "언제 어디서나" 통신을 가능하게 하고 무선 혁명을 가져오는 데 기여하여 무선 산업의 급속한 성장을 이끌었다.

모든 현대 무선 네트워킹 장치와 휴대 전화의 베이스밴드 프로세서^[58]^[59] 및 라디오 송수신기는 RF CMOS 장치를 사용하여 대량 생산된다.^[56] RF CMOS 회로는 위성 기술(예: GPS), 블루투스, Wi-Fi, 근거리 무선 통신(NFC), 이동 통신망(예: 3G 및 4G), 지상파 방송, 자동차 레이더 응용 프로그램 등 다양한 응용 분야에서 무선 신호를 송수신하는 데 널리 사용된다.^[60]

상용 RF CMOS 칩의 예로는 인텔의 DECT 무선 전화와 아서스 및 다른 회사가 만든 802.11(Wi-Fi) 칩이 있다.^[61] 상용 RF CMOS 제품은 블루투스 및 무선 근거리 통신망(WLAN) 네트워크에도 사용된다.^[62] RF CMOS는 GSM, Wi-Fi, 블루투스와 같은 무선 표준의 송수신기, 3G와 같은 이동 통신망의 송수신기, 무선 센서 네트워크(WSN)의 원격 장치에도 사용된다.^[63]

RF CMOS 기술은 무선 네트워크와 이동 통신 장치를 포함한 현대 무선 통신에 매우 중요하다. RF CMOS 기술을 상용화한 회사 중 하나는 인피니온이다. 인피니온의 벌크 CMOS RF 스위치는 연간 10억 개 이상 판매되어 2018년 기준 누적 50억 개에 달한다.^[64]

5. 3. 이미지 센서

CMOS 이미지 센서(CIS)는 디지털 카메라, 스마트폰 카메라 등에 사용되는 촬상 소자이다. 기존에 대중화된 CCD를 대체하게 되었다.

5. 4. 기타

이미지 장치 분야에서는 시모스 이미지 센서(CIS)를 줄여서 시모스라고 하는 경우가 있다. 기존에 대중화된 CCD를 대체하게 되었다.
PC나 워크스테이션 등 사용자들 사이에서는 BIOS의 현재 시각이나 하드웨어 설정 정보 등을 유지하기 위한 비휘발성 메모리, 또는 그 메모리에 유지되어 있는 데이터 자체를 가리켜 간단히 CMOS라고 부르는 경우도 있다. 예를 들어 "마더보드가 부팅되지 않을 때는 CMOS를 클리어한다"와 같이 사용한다(비휘발성 메모리#NVRAM 참조).
이는 PC/AT 호환기 분야의 관습으로, IBM PC 시리즈에서 처음으로 RTC IC가 탑재된 PC/AT의, 모토로라 제 RTC IC인 MC146818에서 유래한다. BIOS 설정은 이 IC의 내장 SRAM에 기억되어 있었다. 이 IC는 전원 차단 시에도 버튼형 전지 등에 의한 배터리 백업으로 계속 작동할 수 있도록 소비 전력을 저감할 필요가 있었기 때문에, 시계나 전자 계산기 등의 극저전력 기기 이외에는 당시에는 아직 드물었던 CMOS 공정으로 제조되었다는 점에서 MC146818 자체가 CMOS라고 불리게 되었다. 더 나아가 이것이 전이되어 BIOS 정보를 기억하는 메모리를 CMOS라고 부르게 되었다.

6. 한국의 CMOS 기술 및 산업

CMOS^영어 논리 회로에서 NAND 게이트는 오른쪽 그림과 같이 구현된다. A와 B 입력이 모두 높으면 NMOS 트랜지스터(그림 하단)는 모두 켜지고, PMOS 트랜지스터(그림 상단)는 모두 꺼진다. 따라서 출력과 ''V''_ss(접지) 사이에 전도성 경로가 형성되어 출력이 낮아진다. 반대로 A와 B 입력이 모두 낮으면 NMOS 트랜지스터는 모두 꺼지고 PMOS 트랜지스터는 모두 켜져, 출력과 ''V''_dd(전압원) 사이에 전도성 경로가 형성되어 출력이 높아진다. A 또는 B 입력 중 하나만 낮을 경우에도 NMOS 트랜지스터 중 하나는 꺼지고 PMOS 트랜지스터 중 하나는 켜지므로, 출력과 ''V''_dd(전압원) 사이에 전도성 경로가 형성되어 출력이 높아진다. 즉, 두 입력이 모두 높을 때만 출력이 낮아지므로, 이 회로는 NAND(NOT AND) 논리 게이트를 구현한다.^[1]

CMOS^영어가 NMOS 논리보다 우수한 점은 (PMOS) 풀업 트랜지스터가 켜졌을 때 저항이 낮기 때문에(NMOS 논리의 부하 저항과 달리) 출력 전환(낮음→높음, 높음→낮음)이 모두 빠르다는 것이다. 또한 출력 신호는 낮은 레일과 높은 레일 사이의 전체 전압을 스윙한다. 이러한 강력하고 거의 대칭적인 응답은 CMOS^영어가 노이즈에 더 강하게 만들어준다.^[1]

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