무어의 법칙

3. 주요 기술적 요인

집적 회로 (IC)의 발명은 무어의 법칙의 핵심이다. 1958년 텍사스 인스트루먼츠의 잭 킬비가 저마늄 하이브리드 IC를 발명했고,^[37] 1959년 페어차일드 반도체의 로버트 노이스가 실리콘 모놀리식 IC 칩을 발명했다.^[38] 이후 1963년 페어차일드 반도체의 치-탕 사와 프랭크 웬리스는 상보형 금속 산화막 반도체 (CMOS) 공정을 발명했다.^[39][40][41] 1967년 IBM의 로버트 H. 데너드는 동적 램 (DRAM)을 개발했다.^[42]

1980년경 IBM의 히로시 이토, C. 그랜트 윌슨, J. M. J. 프레셰는 화학적으로 증폭된 포토레지스트를 발명했는데,^[43][44][45] 이는 자외선에 대한 감도가 5~10배 더 높았다.^[46] IBM은 1980년대 중반 DRAM 생산에 이 기술을 도입했다.^[47][48] 같은 시기 IBM의 칸티 자인은 심자외선 엑시머 레이저 포토리소그래피를 발명했다.^[49] 엑시머 레이저는 1970년대부터 연구용으로 사용되었으며,^[53][54] 엑시머 레이저 리소그래피의 발명은 레이저 50년 역사상 중요한 이정표 중 하나로 꼽힌다.^[55][56]

1990년대 후반에는 화학적 기계적 평탄화(CMP), 트렌치 절연, 구리 상호 연결 등의 상호 연결 혁신이 이루어졌다. 이는 웨이퍼 수율 개선, 추가적인 금속층 와이어, 더 가까운 소자 간격, 낮은 전기 저항을 가능하게 했다.^[57][58][59]

4. 최근 동향 및 미래 전망

고든 무어는 2005년 4월 인터뷰에서 무어의 법칙이 영원히 지속될 수 없다고 말했다. 그는 "영원히 계속될 수는 없습니다. 지수 함수의 특성상 계속 밀어붙이면 결국 재앙이 발생합니다."라고 언급하며, 트랜지스터가 결국 원자 수준의 소형화 한계에 도달할 것이라고 지적했다.^[108]

2016년, 국제반도체로드맵(ITRS)은 마지막 로드맵을 발표하면서 더 이상 무어의 법칙에 연구 개발 계획을 집중하지 않고, 응용 프로그램의 요구 사항이 칩 개발을 주도하는 "무어 이상(More than Moore)" 전략을 제시했다. 응용 프로그램은 스마트폰에서 AI, 데이터 센터에 이르기까지 다양하다.^[109] 같은 해 IEEE는 국제소자시스템로드맵(IRDS)라는 "컴퓨팅 재부팅" 로드맵 구축 계획을 시작했다.^[110]

고든 무어를 포함한 일부 전문가들은^[111] 무어의 법칙이 2025년경에 끝날 것이라고 예측한다.^{[112][109][113]} 그러나 새로운 칩 아키텍처, 양자 컴퓨팅, AI 및 기계 학습 등 다양한 영역에서 기술 발전이 지속될 것이라는 낙관적인 전망도 있다.^[114][115] 2022년 엔비디아 CEO 젠슨 황은 무어의 법칙이 끝났다고 선언했지만,^[116] 며칠 후 인텔 CEO 팻 겔싱어는 반대 주장을 펼쳤다.^[117]

레이 커즈와일은 무어의 법칙이 2019년까지 계속된다면, 미래에는 단 2~3개의 원자 너비밖에 되지 않는 트랜지스터가 만들어질 것이라고 추산했다. 그는 이것이 무어의 법칙의 종말을 의미하는 것은 아니며, 새로운 기술이 현재의 집적 회로 기술을 대체하고 무어의 법칙이 2020년 이후에도 훨씬 더 오랫동안 유지될 것이라고 예측한다. 즉, 그는 무어의 법칙에 따른 기술의 지수적 성장은 프로세스 기술 발전으로 인한 집적 회로 개선의 한계를 극복하고 기술적 특이점에 이를 때까지 계속될 것이라고 믿는다.

4. 1. 최근 동향

• 1988년 도시바 연구팀이 마스오카 후지오가 이끄는 연구를 통해 전주위 게이트 MOSFET(GAAFET)을 처음으로 시연했는데, 이들은 수직 나노선 GAAFET을 "주변 게이트 트랜지스터"(SGT)라고 불렀다.^[61][62] 플래시 메모리의 발명가로 잘 알려진 마스오카는 나중에 도시바를 떠나 2004년에 도호쿠 대학과 함께 주변 게이트 기술을 연구하기 위해 유니산티스 일렉트로닉스를 설립했다.^[63]
• 2006년, 한국과학기술원(KAIST)과 국가나노팹센터의 한국 연구팀은 FinFET 기술을 기반으로 당시 세계에서 가장 작은 나노전자 소자인 3nm 트랜지스터를 개발했다.^[64][65]
• 2010년, 아일랜드 코크에 있는 타인달 국립 연구소의 연구원들은 접합 없는 트랜지스터를 발표했다. 실리콘 나노선을 감싼 제어 게이트는 접합이나 도핑 없이 전자의 통과를 제어할 수 있다. 연구진은 이러한 트랜지스터가 기존의 제작 기술을 사용하여 10nm 규모로 생산될 수 있다고 주장한다.^[66]
• 2011년, 피츠버그 대학교의 연구원들은 산화물 기반 재료로 만들어진 지름 1.5nm의 단전자 트랜지스터 개발을 발표했다. 세 개의 "와이어"가 중앙의 "아일랜드"에 수렴하는데, 이곳에는 하나 또는 두 개의 전자를 담을 수 있다. 전자는 아일랜드를 통해 한 와이어에서 다른 와이어로 터널링된다. 세 번째 와이어의 조건은 트랜지스터가 반도체 메모리 역할을 할 수 있는 능력을 포함한 고유한 전도 특성을 초래한다.^[67] 나노선 트랜지스터는 미세 컴퓨터의 생성을 촉진할 수 있다.^[68][69][70]
• 2012년, 뉴사우스웨일즈 대학교의 연구팀은 실리콘 결정에 정확하게 배치된 단일 원자로 구성된 최초의 작동하는 트랜지스터(단순히 무작위 트랜지스터의 대규모 샘플에서 선택한 것이 아님) 개발을 발표했다.^[71] 무어의 법칙은 이러한 이정표가 2020년까지 실험실에서 IC에 도달할 것으로 예측했다.
• 2015년, IBM은 EUVL을 사용하여 생산된 실리콘-저마늄 트랜지스터를 사용한 7nm 노드 칩을 시연했다. 이 회사는 이 트랜지스터 밀도가 당시의 14nm 칩보다 네 배 더 높을 것이라고 믿었다.^[72]
• 삼성과 TSMC는 2021년~2022년까지 3nm GAAFET 노드를 제조할 계획이다.^[73][74] 3nm와 같은 노드 이름은 소자 요소(트랜지스터)의 물리적 크기와 관련이 없다는 점에 유의해야 한다.
• 도시바 연구팀인 T. Imoto, M. Matsui, C. Takubo는 2001년에 3차원 집적 회로(3D IC) 패키지를 제조하기 위한 "시스템 블록 모듈" 웨이퍼 접합 공정을 개발했다.^[75][76] 2007년 4월, 도시바는 8개의 2GB NAND 플래시 칩을 적층하여 제조된 8계층 3D IC인 16GB THGAM 임베디드 NAND 플래시 메모리 칩을 출시했다.^[77] 2007년 9월, 하이닉스는 24개의 적층된 NAND 플래시 칩을 사용하여 웨이퍼 접합 공정으로 제조된 16GB 플래시 메모리 칩인 24계층 3D IC를 출시했다.^[78]
• V-NAND(3D NAND)는 1967년 John Szedon이 처음 제시한 전하 트랩 플래시 기술을 사용하여 플래시 메모리 셀을 수직으로 적층하여 플래시 메모리 칩의 트랜지스터 수를 크게 증가시킨다. 3D NAND는 2007년 도시바에서 처음 발표되었다.^[79] V-NAND는 2013년 삼성전자에서 처음으로 상업적으로 생산되었다.^[80][81][82]
• 2008년, HP Labs의 연구원들은 이전까지 이론적으로만 존재했던 네 번째 기본 수동 회로 요소인 작동하는 메모리스터를 발표했다. 메모리스터의 고유한 특성은 더 작고 성능이 우수한 전자 장치를 만드는 것을 가능하게 한다.^[83]
• 2014년, 스탠퍼드 대학교의 생물공학자들은 인간 뇌를 모델로 한 회로를 개발했다. 16개의 "뉴로코어" 칩은 100만 개의 뉴런과 수십억 개의 시냅스 연결을 시뮬레이션하며, 일반적인 PC보다 9000배 빠르고 에너지 효율이 높다고 주장한다.^[84]
• 2015년, 인텔과 마이크론은 NAND에 비해 현저히 빠르고 유사한 밀도를 가진다고 주장하는 비휘발성 메모리인 3D XPoint를 발표했다. 2016년에 시작될 예정이었던 생산은 2017년 하반기까지 지연되었다.^[85][86][87]
• 2017년, 삼성은 V-NAND 기술과 eUFS 3D IC 적층을 결합하여 8개의 적층된 64계층 V-NAND 다이를 사용한 512GB 플래시 메모리 칩을 생산했다.^[88] 2019년, 삼성은 8개의 적층된 96계층 V-NAND 다이와 쿼드 레벨 셀(QLC) 기술(4비트/트랜지스터)^[89][90]을 사용하여 1TB 플래시 칩을 생산했는데, 이는 2조 개의 트랜지스터에 해당하며, 이는 모든 IC 칩 중 가장 많은 트랜지스터 수이다.
• 2020년, 삼성전자는 FinFET 및 EUV 기술을 사용하여 5nm 노드를 생산할 계획이었다.
• 2021년 5월, IBM은 부품이 인간 DNA보다 작다고 여겨지는 최초의 2nm 컴퓨터 칩을 만들었다고 발표했다.^[91]

4. 2. 미래 전망

5. 한국 반도체 산업에 미치는 영향

무어의 법칙은 본래 반도체 산업에서 집적회로 제조 공정 기술, 즉 '프로세스 테크놀로지'의 발전 속도에 대한 관찰과 예측이었다. 그러나 오늘날에는 그 의미가 확장되어 첨단 산업 제품 전반의 성능 향상을 예측하거나 목표로 삼는 지표로 널리 사용되고 있다.

컴퓨터 관련 제품 및 부품 제조업체에게 무어의 법칙이 시사하는 미래 예측은 매우 중요하다. 예를 들어, CPU나 하드디스크와 같은 제품은 설계부터 생산, 최초 출하까지 2년에서 5년 정도의 시간이 소요된다. 따라서 이들 제조업체는 투자와 수익에 대한 큰 경제적 위험을 감수하면서 수년 후의 시장을 예측하여 제품을 개발해야 한다.

특히 제품 노후화가 빠른 산업에서는 선발 주자의 이점이 크기 때문에 시장 진입 지연은 큰 손실로 이어질 수 있다. 반대로, 타사가 제공할 수 없는 새롭고 고성능의 제품이라도 생산 비용이 높고 판매 가격이 시장에서 받아들여지지 않으면 특수한 용도를 제외하고는 시장에서 성공하기 어렵다. 따라서 미래 예측은 매우 중요하다.

과거의 결과로부터 미래를 예측하는 것은 '자기 충족'적인 성격을 띠는데, 즉 많은 참여자가 믿을수록 신뢰도가 높아지는 경향이 있다. 무어의 법칙은 이러한 특성을 가지고 있다.

"2년마다 2배가 된다"는 표현은 무어의 법칙이 최근 기술의 상징적인 진행 상황을 암시하고 있음을 보여준다. 이를 더 짧은 시간 단위로 표현하면, 무어의 법칙은 평균적으로 1주일에 0.6% 이상 반도체 산업 전체의 성능을 향상시키고 있다고 말할 수 있다.

6. 유사한 관찰 및 법칙

무어의 법칙과 유사하게 디지털 기술 분야에서 지수적으로 향상되는 여러 요소들이 관찰되어 왔다. 무어는 최소 비용으로 "트랜지스터, 저항, 다이오드 또는 커패시터"를 구성 요소로 정의하며 구성 요소의 밀도에 대해서만 언급했다.^[124]

• 집적 회로당 트랜지스터 수: 가장 널리 알려진 공식은 2년마다 IC의 트랜지스터 수가 두 배로 증가한다는 것이다. 1970년대 후반 무렵 무어의 법칙은 가장 복잡한 칩의 트랜지스터 수에 대한 한계로 인식되기 시작했다. 2022년 현재 상용으로 판매되는 프로세서 중 트랜지스터 수가 가장 많은 것 중 하나는 763억 개 이상의 트랜지스터를 가진 AD102 그래픽 프로세서이다.^[125]

• 트랜지스터당 최소 비용에서의 밀도: 무어가 1965년 논문에서 제시한 공식이다. 이는 달성할 수 있는 트랜지스터 밀도에 대한 것이 아니라 트랜지스터당 비용이 가장 낮은 트랜지스터 밀도에 대한 것이다.^[126] 칩에 더 많은 트랜지스터를 배치할수록 각 트랜지스터의 제조 비용은 감소하지만 결함으로 인해 칩이 작동하지 않을 확률은 증가한다. 1965년 무어는 비용이 최소화되는 트랜지스터 밀도를 조사했고, 포토리소그래피의 발전을 통해 트랜지스터가 더 작게 제작됨에 따라 이 수치가 "연간 약 2배의 비율"로 증가할 것이라고 관찰했다.

• 데너드 스케일링: 전력 사용량이 트랜지스터의 면적에 비례하여 감소한다는 것을 전제로 한다(전압과 전류 모두 길이에 비례). 무어의 법칙과 결합하여 와트당 성능은 트랜지스터 밀도와 거의 같은 비율로 증가하여 1~2년마다 두 배가 된다. 데너드 스케일링에 따르면 트랜지스터 크기는 매 기술 세대마다 30%(0.7×) 축소되어 면적이 50% 감소한다. 이는 지연 시간을 30%(0.7×) 단축하고 따라서 작동 주파수를 약 40%(1.4×) 증가시킨다. 마지막으로 전기장을 일정하게 유지하기 위해 전압을 30% 줄여 에너지를 65% 줄이고 (1.4× 주파수에서) 전력을 50% 줄인다. 따라서 매 기술 세대마다 트랜지스터 밀도는 두 배가 되고 회로는 40% 빨라지지만 (트랜지스터 수가 두 배인 경우) 전력 소비량은 동일하게 유지된다.^[127] 누설 전류로 인해 데너드 스케일링은 2005~2010년에 종료되었다.

• 품질 조정된 IT 장비 가격: 품질 및 인플레이션을 조정한 정보 기술(IT), 컴퓨터 및 주변 장비의 가격은 1959년부터 2009년까지 50년 동안 평균 연간 16% 하락했다.^[134][135] 그러나 IT 혁신의 가속화로 인해 1995년~1999년에는 연간 23%로 가속화되었고,^[136] 이후 2010년~2013년에는 연간 2%로 둔화되었다.^[134][137] 품질 조정된 마이크로프로세서 가격 개선은 계속되고 있지만, 개선 속도는 마찬가지로 다르며 로그 스케일에서 선형적이지 않다. 마이크로프로세서 가격 개선은 1990년대 후반에 가속화되어 연간 60%(9개월마다 절반)에 달했는데, 이는 이전과 이후의 일반적인 30% 개선률(2년마다 절반)과 비교된다.^[138][139] 특히 노트북 마이크로프로세서는 2004년~2010년에 연간 25~35% 향상되었고, 2010년~2013년에는 연간 15~25%로 둔화되었다.^[140]

• 하드 디스크 드라이브 면적 밀도: 비슷한 예측(때로는 크라이더의 법칙이라고 함)이 2005년 하드 디스크 드라이브 면적 밀도에 대해 이루어졌다.^[143] 이 예측은 나중에 지나치게 낙관적인 것으로 여겨졌는데, 면적 밀도의 급속한 발전은 2010년경 연간 30~100%에서 연간 10~15%로 둔화되었다.^[144][145]

• 광섬유 용량: 광섬유를 통해 보낼 수 있는 초당 비트 수는 무어의 법칙보다 빠른 속도로 지수적으로 증가하며, 이는 도널드 케크를 기리는 '''케크의 법칙'''이다.^[146]

• 네트워크 용량: 벨 연구소의 루슨트 광 네트워킹 그룹의 전 책임자인 제럴드 버터스^[147][148]에 따르면, 무어의 법칙과 의도적으로 평행을 이루는 공식인 버터스의 광자 법칙^[149]이라는 또 다른 버전이 있다. 버터스의 법칙은 광섬유에서 나오는 데이터 양이 9개월마다 두 배로 증가한다는 것이다.^[150] 파장 분할 다중화(WDM)의 사용 가능성은 단일 광섬유에 배치할 수 있는 용량을 최대 100배까지 증가시켰다. 닐슨의 법칙은 사용자에게 제공되는 대역폭이 매년 50% 증가한다고 말한다.^[151]

• 달러당 픽셀 수: 코닥 호주의 배리 헨디는 디지털 카메라의 기본 가치 척도로 달러당 픽셀 수를 그래프로 표시하여 디지털 카메라 가격 등의 미래 추세를 예측할 수 있는 기회를 보여주었다.^{[152][153][154]}

• 위대한 무어의 법칙 보정기(TGMLC): 비르트의 법칙으로도 알려져 있으며 일반적으로 소프트웨어 부풀림이라고 한다. 컴퓨터 소프트웨어의 후속 세대가 크기와 복잡성이 증가하여 무어의 법칙에서 예측된 성능 향상을 상쇄한다는 원칙이다.

• 도서관 확장: 1945년 프리몬트 라이더는 충분한 공간이 제공된다면 도서관의 용량이 16년마다 두 배로 증가할 것이라고 계산했다.^[156] 그는 낡은 인쇄물을 소형화된 마이크로폼 아날로그 사진으로 대체하는 것을 옹호했다.

• 칼슨 곡선: ''The Economist''^[157]가 무어의 법칙과 동등한 생명 공학적 용어로 만든 용어이며 저자 롭 칼슨의 이름을 따서 명명되었다.^[158] 칼슨은 DNA 시퀀싱 기술(비용 및 성능으로 측정)의 배가 시간이 무어의 법칙만큼 빠를 것이라고 예측했다.^[159]

• 이룸의 법칙: 약물 개발 관찰 결과로, 새로운 약물 개발 비용이 9년마다 거의 두 배로 증가한다고 명시한다.

• 경험 곡선 효과: 사실상 모든 제품이나 서비스의 누적 생산량이 두 배로 증가할 때마다 단위당 비용이 대략 일정 비율로 감소한다는 것이다. 1936년 항공기 비용 논의에서 이 현상을 설명하는 데 거듭제곱 곡선이 사용되었다.^[162]

• 에드홀름의 법칙: 필 에드홀름은 통신 네트워크(인터넷 포함)의 대역폭이 18개월마다 두 배로 증가한다는 것을 관찰했다.^[163] 온라인 통신 네트워크의 대역폭은 초당 비트에서 테라비트 초당으로 증가했다. 온라인 대역폭의 급격한 증가는 주로 무어의 법칙을 가능하게 한 것과 동일한 MOSFET 스케일링 때문인데, 통신 네트워크는 MOSFET로 구성되기 때문이다.^[164]

• 하이츠의 법칙: LED의 밝기가 제조 비용이 감소함에 따라 증가한다고 예측한다.

• 스완슨의 법칙: 태양광 광전지 모듈의 가격이 누적 출하량이 두 배가 될 때마다 20% 감소한다는 관찰이다. 현재 비율로는 약 10년마다 비용이 75% 감소한다.

7. 비판 및 한계

무어의 법칙은 반도체 메모리칩 성능(메모리 용량, CPU 속도 등)이 18~24개월마다 2배로 향상되고, 컴퓨팅 성능은 18개월마다 2배로 향상되는 반면, 컴퓨터 가격은 18개월마다 절반으로 떨어진다는 기술 개발 속도에 관한 법칙이다.^[183] 이러한 법칙은 20세기 후반과 21세기 초 세계 경제 성장에 기여했으며, 특히 1990년대 후반에는 생산성 향상의 핵심 경제 지표로 여겨졌다.^[136]

하지만 무어의 법칙에는 몇 가지 비판과 한계점도 존재한다. 주요 부정적 영향 중 하나는 기술낙후 문제이다. 기술이 빠르게 발전하면서 이전 기술은 쓸모없게 되는데, 이는 특히 하드웨어나 데이터의 보안 및 생존 가능성이 중요하거나 자원이 제한적인 상황에서 운영에 큰 장애물이 될 수 있다.^[123]

2010년대 후반에는 반도체 개발 속도가 느려지면서 무어의 법칙의 속도를 유지하기 어렵다는 주장이 확산되었다. 2017년에는 엔비디아(NVIDIA)의 CEO 젠슨 황이 "무어의 법칙은 끝났다"고 언급하기도 했다.^[175]

인텔 틱-탁(Intel Tick-Tock) 전략은 2006년 인텔이 발표한 전략으로, 새로운 공정 기술을 통한 칩 축소와 성능 향상, 그리고 새로운 마이크로 아키텍처 설계를 번갈아 가며 매년 출시하는 방식이었다.^[176] 그러나 이 전략은 2015년에 붕괴되었는데, 이는 무어의 법칙이 더 이상 유지되기 어렵다는 것을 보여주는 사례로 여겨진다.^[177]

2023년 현재, 무어의 법칙은 속도가 느려지고 있지만, 반도체의 발전은 다른 기술을 통해 여전히 계속되고 있다.^[178]

참조

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