실리콘 온 인슐레이터
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1. 개요
실리콘 온 인슐레이터(SOI)는 마이크로 전자 장치의 소형화를 위한 제조 기술 중 하나로, 실리콘 반도체 층이 절연체 층 위에 형성된 구조를 말한다. 벌크 실리콘 공정에 비해 전력 소비 감소, 래치업 저항 증가, 고밀도 등의 장점을 가지며, 방사선 경화 효과도 있다. SOI 트랜지스터에는 PDSOI와 FDSOI의 두 가지 유형이 있으며, FDSOI는 더 낮은 전력 소비와 빠른 스위칭 속도를 제공한다. SOI 웨이퍼는 SIMOX, 웨이퍼 접합, 시드 방식 등의 방법으로 제조되며, 마이크로프로세서, RF 응용 분야, 포토닉스 등 다양한 분야에서 활용된다. 주요 단점은 제조 비용 증가이며, 2020년 기준 SOI 공정 시장은 성장할 것으로 예상된다.
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| 실리콘 온 인슐레이터 | |
|---|---|
| 개요 | |
| 종류 | 반도체 소자 기술 |
| 특징 | 절연체 위에 실리콘 박막 형성 |
| 응용 분야 | 고성능, 저전력 전자 회로 |
| 기술 | |
| 기판 | 실리콘 사파이어 기타 절연체 |
| 형성 방법 | SIMOX (산소 이온 주입 분리) 웨이퍼 접합 스마트 컷 |
| 종류 | 부분 공핍형 SOI (PD-SOI) 완전 공핍형 SOI (FD-SOI) |
| 장점 | |
| 성능 | 높은 스위칭 속도 낮은 전력 소비 |
| 절연 | 향상된 절연 특성 |
| 방사선 | 높은 방사선 내성 |
| 잠재적 이점 | 더 높은 집적도 더 빠른 회로 저전력 작동 |
| 단점 | |
| 비용 | 제조 비용 증가 |
| 열 | 열 관리 문제 |
| 복잡성 | 설계 및 제조 복잡성 증가 |
| 응용 분야 | |
| 용도 | 고성능 마이크로프로세서 무선 통신 회로 아날로그 회로 디지털 회로 고주파 회로 전력 관리 회로 방사선에 민감한 응용 분야 |
| 관련 기술 | |
| 기술 | 벌크 실리콘 기술 FinFET SiGe |
| 추가 정보 | |
| 참고 | 실리콘 포토닉스 (실리콘 온 인슐레이터 광학 장치) |
2. 산업적 필요성
SOI 기술은 무어의 법칙의 한계를 극복하고 마이크로 전자 장치의 지속적인 소형화 및 성능 향상을 가능하게 하는 핵심 기술 중 하나이다. 제조 관점에서 SOI 기판은 대부분의 기존 제조 공정과 호환되며, 일반적으로 특수 장비 없이 기존 공장을 재정비하지 않고도 구현할 수 있다.[4]
2. 1. 장점
SOI 기술은 마이크로 전자 장치의 소형화를 지속적으로 가능하게 하는 여러 제조 전략 중 하나이며, "무어의 법칙 연장" (또는 "More Moore", 약어 "MM")이라고도 불린다. 기존 실리콘 (벌크 CMOS) 공정에 비해 SOI의 장점은 다음과 같다:[4]- 벌크 실리콘으로부터 절연되어 기생 커패시턴스가 감소하므로, 동일 성능에서 전력 소비가 개선된다.
- n- 및 p-웰 구조의 완전한 절연으로 래치업 현상이 방지된다.
- 동일한 VDD에서 더 높은 성능을 낼 수 있으며, 낮은 VDD에서도 작동 가능하다.[5]
- 도핑이 없어 온도 의존성이 감소한다.
- 고밀도, 더 나은 웨이퍼 활용으로 수율이 향상된다.
- 안테나 문제가 감소한다.
- 바디 또는 웰 탭이 필요하지 않다.
- 절연으로 누설 전류가 감소하여 전력 효율이 향상된다.
- 본질적으로 방사선 경화 (소프트 오류에 대한 저항)되어 중복성의 필요성이 감소한다.
2. 2. 과제
SOI 기판은 대부분의 기존 제조 공정과 호환된다. 일반적으로 SOI 기반 공정은 특수 장비 없이 기존 공장을 재정비하지 않고도 구현할 수 있다. SOI 고유의 과제는 다음과 같다.- 매립된 산화막 층(BOX)을 고려한 새로운 계측 요구 사항
- 최상위 실리콘 층의 차등 응력에 대한 우려
- 트랜지스터의 문턱 전압이 작동 이력 및 가해진 전압에 따라 달라지므로 모델링이 더 어려워짐[4]
SOI 구현의 주요 장벽은 기판 비용의 급격한 증가이며, 이는 총 제조 비용의 10~15% 증가에 기여하는 것으로 추정된다.[6] FD-SOI(Fully Depleted Silicon On Insulator)는 핀펫의 잠재적인 저비용 대안으로 여겨져 왔다.[7]
3. SOI 트랜지스터
SOI MOSFET는 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)의 일종으로, 실리콘이나 게르마늄과 같은 반도체 층이 절연체 층 위에 형성된 구조를 가진다. 이 절연체 층은 보통 반도체 기판에 매립된 산화물(BOX) 형태이다.[8][9][10] SOI MOSFET는 SRAM 설계에 사용될 수 있다.[11] SOI MOSFET는 부분 공핍 SOI (PDSOI)와 완전 공핍 SOI (FDSOI) 두 가지 유형으로 나뉜다.
3. 1. PDSOI (부분 공핍 SOI)
n형 PDSOI MOSFET의 경우 게이트 산화물(GOX)과 매립형 산화물(BOX) 사이에 끼워진 n형 필름이 커서 공핍 영역이 전체 n 영역을 덮을 수 없다. 따라서 PDSOI는 어느 정도 벌크 MOSFET처럼 동작한다. 물론 벌크 MOSFET에 비해 몇 가지 장점이 있다. PDSOI의 주요 문제는 필름이 공급 장치에 연결되어 있지 않기 때문에 플로팅 바디 효과(FBE)가 발생한다는 것이다.[8][9][10]3. 2. FDSOI (완전 공핍 SOI)
FDSOI 장치에서 필름은 매우 얇아서 공핍 영역이 전체 채널 영역을 덮는다. FDSOI에서 전면 게이트(GOX)는 벌크보다 적은 공핍 전하를 지원하므로 반전 전하가 증가하여 스위칭 속도가 빨라진다.[12] BOX에 의한 공핍 전하의 제한은 공핍 커패시턴스의 감소를 유도하므로 서브임계 스윙이 실질적으로 감소하여 FD SOI MOSFET가 더 낮은 게이트 바이어스에서 작동할 수 있게 되어 전력 소비가 줄어든다.[13] 서브임계 스윙은 300K에서 MOSFET의 최소 이론적 값인 60mV/decade에 도달할 수 있다. 역치 전압 롤오프 등과 같은 벌크 MOSFET의 다른 단점은 소스 및 드레인 전기장이 BOX로 인해 간섭할 수 없으므로 FDSOI에서 감소한다.4. SOI 웨이퍼 제조
기반의 SOI 웨이퍼는 여러 방법으로 생산될 수 있다.
- '''SIMOX''' ('''산'''소 '''이'''온 주입을 통한 '''분'''리 - Separation by '''IM'''plantation of '''OX'''ygen): 이온 주입 공정을 사용하며, 고온 열처리를 거쳐 매립된 층을 생성한다.[14][15]
- '''웨이퍼 접합''': 절연층은 산화된 실리콘을 두 번째 기판과 직접 접합하여 형성된다. 이후 두 번째 기판의 대부분은 제거되고, 남은 부분이 최상위 Si 층을 형성한다.[16][17]
- ''Smart Cut'': 프랑스 기업 소이텍이 개발. 이온 주입과 제어된 박리를 사용하여 최상위 실리콘 층의 두께를 결정한다.
- ''NanoCleave'': 실리콘 제네시스 코퍼레이션이 개발. 실리콘-게르마늄 합금과 실리콘 계면에서 응력을 통해 실리콘을 분리한다.[18]
- ''ELTRAN'': 캐논이 개발. 다공성 실리콘과 워터 컷을 기반으로 한다.[19]
- '''시드 방식''': 절연체 위에 최상위 Si 층을 직접 성장시키는 방식이다. 호모에피택시를 위한 템플릿이 필요하며, 절연체 화학 처리, 결정질 절연체, 또는 비아(via)를 통해 달성할 수 있다.[20]
이러한 제조 공정에 대한 상세한 검토는 참고 문헌[1]에서 확인할 수 있다.
4. 1. SIMOX (Separation by IMplantation of OXygen)
SIMOX(Separation by IMplantation of OXygen, 산소 이온 주입을 통한 분리)는 산소 이온 주입 공정을 사용하며, 고온 열처리를 거쳐 매립된 층을 생성한다.[14][15]4. 2. 웨이퍼 접합
절연층은 산화된 실리콘을 두 번째 기판과 직접 접합하여 형성한다. 이후 두 번째 기판의 대부분은 제거되고, 남은 부분이 최상위 Si 층을 형성한다.[16][17] 웨이퍼 접합 공정의 한 가지 두드러진 예는 프랑스 기업 소이텍(Soitec)에서 개발한 ''Smart Cut'' 방식인데, 이온 주입과 제어된 박리를 사용하여 최상위 실리콘 층의 두께를 결정한다.''NanoCleave''는 실리콘-게르마늄 합금과 실리콘 계면에서 응력을 통해 실리콘을 분리하는 [실리콘 제네시스 코퍼레이션](Silicon Genesis Corporation)에서 개발한 기술이다.[18]
''ELTRAN''은 다공성 실리콘과 워터 컷을 기반으로 [캐논](Canon)에서 개발한 기술이다.[19]
4. 3. 시드 방식
시드 방식[20]은 절연체 위에 최상위 Si 층을 직접 성장시키는 방식이다. 이 방식은 호모에피택시를 위한 일종의 템플릿이 필요한데, 이는 절연체의 화학적 처리, 적절하게 배향된 결정질 절연체, 또는 기본 기판에서 절연체를 통과하는 비아(via)를 통해 달성될 수 있다.5. 마이크로 전자 산업에서의 활용
IBM은 2000년에 하이엔드 RS64-IV "Istar" PowerPC-AS 마이크로프로세서에 SOI를 사용하기 시작했다. SOI 기술로 제작된 다른 마이크로프로세서로는 2001년부터 AMD의 130nm, 90nm, 65nm, 45nm 및 32nm 싱글, 듀얼, 쿼드, 6코어 및 8코어 프로세서가 있다.[21] 프리스케일은 2001년 말에 PowerPC 7455 CPU에 SOI를 채택했으며, 현재 프리스케일은 180nm, 130nm, 90nm 및 45nm 라인에서 SOI 제품을 출시하고 있다.[22] Xbox 360, 플레이스테이션 3, Wii에 사용되는 90nm PowerPC 및 Power ISA 기반 프로세서 역시 SOI 기술을 사용한다.
그러나 인텔의 경쟁 제품은 HKMG, 트라이게이트 트랜지스터 등 다른 분야에 집중하여 트랜지스터 성능을 개선하는 대신, 각 공정 노드에 대해 기존의 벌크 CMOS 기술을 계속 사용하고 있다. 2005년 1월, 인텔 연구원들은 SOI를 사용하여 제작된 실험적인 단일 칩 실리콘 리브 도파관 라만 레이저에 대해 보고했다.[23]
전통적인 파운드리의 경우, 2006년 7월 TSMC는 고객이 SOI를 원하지 않는다고 주장했지만,[24] Chartered Semiconductor는 전체 팹을 SOI에 할애했다.[25]
6. 고성능 RF (Radio Frequency) 응용 분야에서의 활용
페레그린 반도체는 1990년에 표준 0.5 μm CMOS 노드와 향상된 사파이어 기판을 활용하는 SOI 공정 기술 개발을 시작했다. 페레그린 반도체의 특허를 받은 사파이어 위에 실리콘(SOS) 공정은 고성능 RF 응용 분야에서 널리 사용된다. 절연 사파이어 기판의 고유한 장점은 높은 절연성, 높은 선형성 및 정전기 방전(ESD) 내성을 가능하게 한다. 여러 다른 회사들도 스마트폰 및 셀룰러 라디오에서 SOI 기술을 성공적인 RF 응용 분야에 적용해왔다.[26]
7. 포토닉스에서의 활용
실리콘 포토닉스에서 SOI 웨이퍼가 널리 사용된다.[27] 절연체 위의 결정질 실리콘 층은 수동 또는 능동 광 도파관 및 기타 광학 장치를 제작하는 데 사용될 수 있다. 매립된 절연체는 전반사 현상을 기반으로 실리콘 층에서 적외선 빛의 전파를 가능하게 한다. 도파관의 상단 표면은 노출된 채 공기에 노출되거나(예: 감지 응용 분야의 경우) 실리카로 만들어진 클래딩으로 덮일 수 있다.[28]
8. 단점
SOI 기술의 주요 단점은 기존 반도체 산업에 비해 제조 비용이 증가한다는 점이다.[29] 2012년 기준으로 IBM과 에이엠디(AMD)만이 고성능 프로세서의 기반으로 SOI를 사용했으며, 다른 제조업체(인텔, TSMC, 글로벌파운드리스 등)는 기존 실리콘 웨이퍼를 사용하여 CMOS 칩을 제작했다.[29]
9. SOI 시장
2020년 현재, SOI 공정을 활용하는 시장은 Market Research Future 그룹에 따르면 향후 5년간 약 15% 성장할 것으로 예상되었다.[30]
10. SOI 웨이퍼로 제조된 프로세서 제품 (한국 시장 중심)
참조
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[2]
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