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퀵패스 인터커넥트

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목차

1. 개요

퀵패스 인터커넥트(QPI)는 인텔이 개발한 프로세서 간 연결 기술로, AMD의 하이퍼트랜스포트에 대응하기 위해 개발되었다. 2008년 데스크톱 프로세서에 처음 적용되었으며, 이후 제온 프로세서, 아이테니엄 프로세서에도 사용되었다. 2017년부터는 인텔 울트라 패스 인터커넥트(UPI)로 대체되었다. QPI는 2개의 단방향 점대점 링크로 구성되며, 각 방향당 16비트 폭의 데이터 전송이 가능하다. 5계층 아키텍처를 사용하며, 물리 계층, 링크 계층, 라우팅 계층, 전송 계층, 프로토콜 계층으로 구성된다.

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퀵패스 인터커넥트
개요
퀵패스 인터커넥트 로고
퀵패스 인터커넥트 로고
종류컴퓨터 버스
점대점 인터커넥트
개발사인텔
발표일2008년
대체프론트 사이드 버스
대체 기술인텔 통합 메모리 컨트롤러
사용 제품인텔 코어 i7
인텔 제온
기술 사양
전송 속도최대 25.6 GB/s (단일 링크, 단방향)
대역폭최대 12.8 GB/s (단일 링크, 단방향)
최대 25.6 GB/s (단일 링크, 양방향)
프로토콜계층화된 프로토콜
특징
핵심 특징고속 데이터 전송
추가 정보SMT 지원
다단계 캐시 구조

2. 역사적 배경

퀵패스 인터커넥트(QPI)는 AMD의 하이퍼트랜스포트에 대항하기 위해 인텔이 개발한 기술이다.[6][7] 인텔은 알파 개발 그룹 구성원들을 통해 QPI를 개발했는데, 이들은 원래 DEC에서 일하다가 인텔이 Compaq와 HP에서 인수한 인력들이었다.[12] QPI 개발은 2004년 초부터 알려졌다.[8]

QPI는 2008년 11월 인텔 코어 i7-9xx 및 X58 칩셋을 통해 데스크톱 프로세서에 처음 적용되었다. 이후 2009년 3월에는 코드명 Nehalem인 제온 프로세서, 2010년 2월에는 아이테니엄 프로세서(코드명 Tukwila)에 적용되었다.[9]

2017년부터 Xeon Skylake-SP 플랫폼에서 인텔 울트라 패스 인터커넥트(UPI)로 대체되었다.[10]

3. 기술적 특징

QPI는 각 방향당 16 비트 폭의 상/하용 2개의 단방향 20 비트 점대점 링크로 구성되어 있으며, 독립된 클럭 신호를 가진다. 각 핀은 차동 신호(Differential Pair)로서 총 핀 수는 84개이다. 전송 속도는 플랫폼에 따라 4.8 GT/초에서 6.4 GT/초까지 다양하며, 최대 대역폭은 단위 링크당 25.6 GB/초가 된다.

높은 가용성이 요구되는 서버에서는 여러 RAS (Reliability, Availability, Serviceability|신뢰성, 가용성, 서비스 편의성영어) 기능을 제공한다. 신호에 문제가 생기면 15+1, 10+1, 5+1로 전송이 가능하며, 클럭 신호에 문제가 생기면 데이터 신호에 재할당하여 데이터를 전송할 수 있다. 또한 데이터 전송 오류를 줄이기 위해 4개의 순환 중복 검사(CRC) 핀을 사용한다.

3. 1. 구현

QPI는 인텔이 "퀵패스 아키텍처"라고 부르는 시스템 아키텍처의 한 요소이며, "퀵패스 기술"을 구현한다.[11] 단일 프로세서 마더보드에서 가장 단순한 형태는 단일 QPI를 사용하여 프로세서를 IO 허브에 연결하는 것이다(예: 인텔 코어 i7을 X58에 연결). 더 복잡한 아키텍처에서는 별도의 QPI 링크 쌍이 하나 이상의 프로세서와 하나 이상의 IO 허브 또는 라우팅 허브를 마더보드의 네트워크에 연결하여, 모든 구성 요소가 네트워크를 통해 다른 구성 요소에 접근할 수 있도록 한다. HyperTransport와 마찬가지로 퀵패스 아키텍처는 프로세서에 통합된 메모리 컨트롤러가 있을 것이라고 가정하며 비균일 메모리 접근 (NUMA) 아키텍처를 가능하게 한다.

각 QPI는 양방향으로 각각 20개의 레인 지점 간 데이터 링크 2개(전이중)로 구성되며, 각 방향에 별도의 클럭 쌍이 있어 총 42개의 신호가 있다. 각 신호는 차동 신호이므로 핀의 총 수는 84개이다. 20개의 데이터 레인은 각각 5개의 레인으로 구성된 4개의 "사분면"으로 나뉜다. 전송의 기본 단위는 80비트 플릿이며, 오류 감지를 위한 8비트, "링크 계층 헤더"를 위한 8비트, 데이터를 위한 64비트로 구성된다. 하나의 80비트 플릿은 두 클럭 사이클(4개의 20비트 전송, 클럭 틱당 2개)로 전송된다. QPI 대역폭은 각 방향으로 두 클럭 사이클마다 64비트(8바이트)의 데이터 전송을 계산하여 광고된다.[12]

초기 구현은 단일 4사분면 링크를 사용하지만, QPI 사양은 다른 구현도 허용한다. 각 사분면은 독립적으로 사용할 수 있다. 고신뢰성 서버에서 QPI 링크는 저하된 모드로 작동할 수 있다. 20+1 신호 중 하나 이상이 실패하면 인터페이스는 10+1 또는 5+1 신호를 사용하여 작동하며, 클럭이 실패하면 클럭을 데이터 신호로 다시 할당한다.[12] 초기 Nehalem 구현은 25.6 GB/s (6.4GT/s × 1바이트 × 4)를 달성하기 위해 전체 4사분면 인터페이스를 사용했는데, 이는 X48 칩셋에서 사용된 인텔의 1600 MHz FSB의 이론적 대역폭의 정확히 두 배이다.

일부 하이엔드 코어 i7 프로세서는 QPI를 노출하지만, 단일 소켓 보드를 위한 다른 "주류" Nehalem 데스크톱 및 모바일 프로세서(예: LGA 1156 코어 i3, 코어 i5 및 Lynnfield/Clarksfield 및 후속 제품군의 다른 코어 i7 프로세서)는 다중 소켓 시스템에 참여하도록 설계되지 않았기 때문에 QPI를 외부적으로 노출하지 않는다.

그러나 QPI는 메모리 컨트롤러, CPU 측 PCI Express 및 GPU(있는 경우)를 포함하는 칩의 일부인 "언코어"와 통신하기 위해 이러한 칩 내부에서 사용된다. 언코어는 CPU 코어와 동일한 다이에 있을 수도 있고, 그렇지 않을 수도 있다. 예를 들어 Westmere 기반 Clarkdale/Arrandale에서는 별도의 다이에 있다.[13][14][15][16]

Lynnfield, Clarksfield, Clarkdale 및 Arrandale로 시작하는 2009년 이후 단일 소켓 칩에서는 기존의 노스브리지 기능이 이러한 프로세서에 통합되어 있으므로, 느린 DMI 및 PCI Express 인터페이스를 통해 외부적으로 통신한다. 따라서 프로세서 소켓을 통해 (구) 프런트 사이드 버스 인터페이스를 노출하는 데 드는 비용을 들일 필요가 없다.[17]

데스크톱 및 모바일 샌디 브릿지 프로세서에는 코어-언코어 QPI 링크가 없지만(예: Clarkdale의 경우), 온다이 코어 간의 내부 링 상호 연결은 적어도 캐시 일관성과 관련하여 QPI의 원리를 기반으로 한다.[16]

3. 2. 주파수 사양

동기식 회로인 퀵패스 인터커넥트(QPI)는 2.4GHz, 2.93GHz, 3.2GHz, 3.6GHz, 4.0GHz 또는 4.8GHz의 클럭 속도로 작동한다. (3.6GHz 및 4.0GHz 주파수는 샌디 브릿지-E/EP 플랫폼과 함께 도입되었으며, 4.8GHz는 하스웰-E/EP 플랫폼과 함께 도입되었다). 특정 링크의 클럭 속도는 링크의 각 끝에 있는 구성 요소의 기능과 인쇄 회로 기판의 신호 경로의 신호 특성에 따라 달라진다. 비-익스트림 코어 i7 9xx 프로세서는 기본 클럭에서 2.4GHz 주파수로 제한된다.[1]

비트 전송은 클럭의 상승 및 하강 에지에서 모두 발생하므로 전송 속도는 클럭 속도의 두 배이다.[1]

인텔은 각 80비트 플릿의 64비트 데이터 페이로드만 계산하여 데이터 처리량(GB/s)을 설명한다. 그러나 인텔은 단방향 송수신 링크 쌍이 동시에 활성화될 수 있기 때문에 결과를 두 배로 늘린다. 따라서 인텔은 3.2GHz 클럭을 사용하는 20 레인 QPI 링크 쌍(송신 및 수신)의 데이터 속도를 25.6GB/s로 설명한다. 2.4GHz의 클럭 속도는 19.2GB/s의 데이터 속도를 제공한다. 더 일반적으로, 이 정의에 따르면 2개의 링크 20 레인 QPI는 클럭 사이클당 8바이트, 각 방향으로 4바이트를 전송한다.[1]

3.2 GHz 기준 속도 계산
항목값
클럭 속도3.2 GHz
더블 데이터 속도× 2 비트/Hz
QPI 링크 너비× 16(20) 데이터 비트
단방향 송수신 동시 작동× 2
비트/바이트 변환÷ 8 비트/바이트
총 데이터 처리량25.6 GB/s


4. 프로토콜 계층

QPI는 5계층 아키텍처로, 물리 계층, 링크 계층, 라우팅 계층, 전송 계층, 프로토콜 계층으로 구성된다.[1] 코어 i7-9xx 및 제온 DP 프로세서와 같이 포인트 투 포인트 QPI만 사용하도록 설계된 장치는 전송 계층이 없고 라우팅 계층이 최소화된다. 각 계층에 대한 자세한 내용은 하위 문서를 참고하면 된다.

4. 1. 물리 계층 (Physical Layer)

물리 계층은 실제 배선, 차동 송신기 및 수신기, 그리고 물리 계층 단위로 전송 및 수신을 수행하는 가장 낮은 수준의 로직으로 구성된다. 물리 계층 단위는 20비트의 "피트(phit)"이다. 20비트의 피트를 전송할 때, 20개 레인을 모두 사용 가능할 경우 20개 레인을 사용하여 단일 클록으로 전송하며, 실패로 인해 재설정될 경우에는 10개 또는 5개 레인을 사용한다.
링크 계층은 80비트 플릿(flit)을 주고받는 역할을 담당한다. 각 플릿은 4개의 20비트 피트(phit) 형태로 물리 계층에 전송된다. 각 플릿은 링크 계층 송신기에서 생성된 8비트 순환 중복 검사(CRC)를 포함한다. 링크 계층 수신기가 CRC 오류를 감지하면, 수신기는 상대편 링크의 플릿을 통해 송신기에게 알리고, 송신기는 플릿을 다시 보낸다. 수신기의 버퍼가 넘치는 것을 방지하기 위해 링크 계층은 크레딧/차변 방식을 사용해 흐름 제어를 구현한다.

링크 계층은 상위 계층이 캐시 일관성을 유지하기 위해 데이터 플릿과 비데이터 메시지를 구별할 수 있도록 6개의 서로 다른 메시지 클래스를 지원한다. 퀵패스 아키텍처의 복잡한 구현에서, 링크 계층은 서로 다른 클래스에 대해 별도의 흐름과 흐름 제어를 유지하도록 설정할 수 있다. 이것이 단일 프로세서 및 듀얼 프로세서 구현에 필요한지는 명확하지 않다.

4. 3. 라우팅 계층 (Routing Layer)

라우팅 계층은 8비트 헤더와 64비트 페이로드로 구성된 72비트 유닛을 전송한다. 헤더는 목적지와 메시지 유형을 포함한다. 라우팅 계층이 유닛을 수신하면 유닛이 해당 목적지에 도착했는지 판단하기 위해 라우팅 테이블을 조사한다. 올바르게 도착했다면, 상위 계층으로 전송된다. 도착하지 않았다면, 올바른 외부 QPI로 전송된다. QPI가 하나만 존재하는 장치라면, 라우팅 계층은 최소화된다. 더 복잡한 구현에서는 라우팅 계층의 라우팅 테이블이 더 복잡하며, 고장난 QPI 링크를 피하기 위해 동적으로 수정된다.

4. 4. 전송 계층 (Transport Layer)

전송 계층은 필수적인 것은 아니며, 코어 i7처럼 포인트 투 포인트(point-to-point) 연결만 존재하는 장치에는 존재하지 않는다. 전송 계층은 직접 연결되지 않을 수 있는 (즉, 데이터가 중개 장치에 의해 전송되었을 수 있음) 다른 장치의 QPI 피어에서 QPI 네트워크를 통해 데이터를 송수신한다. 전송 계층은 데이터가 완전한지 확인하고, 그렇지 않은 경우 해당 피어에 재전송을 요청한다.[1]

4. 5. 프로토콜 계층 (Protocol Layer)

프로토콜 계층은 장치 간에 패킷을 주고받는다. 일반적인 패킷은 메모리 캐시 행이다. 프로토콜 계층은 또한 캐시 일관성 메시지를 주고받아 캐시 일관성을 유지하는 데 관여한다.[1]

참조

[1] 웹사이트 An Introduction to the Intel QuickPath Interconnect http://www.intel.com[...] Intel Corporation 2009-01-30
[2] 뉴스 DailyTech report http://www.dailytech[...] 2007-08-21
[3] 뉴스 Intel CSI name revealed: Slow, slow, quick quick slow http://www.theinquir[...] 2013-09-13
[4] 웹사이트 Intel's Quick Path Evolved http://www.realworld[...] Realworldtech.com 2014-01-21
[5] 뉴스 Intel Plans to Replace Xeon with Its New Skylake-Based “Purley” Super Platform http://news.softpedi[...] SoftPedia
[6] 웹사이트 Everything You Need to Know About The QuickPath Interconnect (QPI) http://www.hardwares[...] 2017-01-23
[7] 뉴스 Intel Intel gets knickers in a twist over Tanglewood http://www.theinquir[...] 2013-09-13
[8] 뉴스 Intel's Whitefield takes four core IA-32 shape http://www.theinquir[...] 2013-09-13
[9] 웹사이트 Intel's Tukwila Confirmed to be Quad Core http://realworldtech[...] 2013-09-13
[10] 웹사이트 Intel® Xeon® Processor Scalable Family Technical Overview https://www.intel.co[...]
[11] 웹사이트 Intel Demonstrates Industry's First 32nm Chip and Next-Generation Nehalem Microprocessor Architecture http://www.intel.com[...] 2007-12-31
[12] 웹사이트 The Common System Interface: Intel's Future Interconnect http://www.realworld[...] 2014-08-14
[13] 웹사이트 QPI, Integrated Memory, PCI Express, And LGA 1156 - Intel Core i5 And Core i7: Intel's Mainstream Magnum Opus http://www.tomshardw[...] Tomshardware.com 2014-01-21
[14] 웹사이트 Feature - Intel GMA HD Graphics Performance http://www.bit-tech.[...] bit-tech.net 2014-01-21
[15] 웹사이트 Intel Clarkdale 32nm CPU-and-GPU chip benchmarked (again) - CPU - Feature http://hexus.net/tec[...] HEXUS.net 2014-01-21
[16] 웹사이트 2nd Generation Intel Core Processor Family: Intel Core i7, i5 and i3 http://www.hotchips.[...] 2014-01-21
[17] 간행물 Transitioning the Intel® Next Generation Microarchitectures (Nehalem and Westmere) into the Mainstream http://www.hotchips.[...] 2009-08-24
[18] 웹인용 An Introduction to the Intel QuickPath Interconnect http://www.intel.com[...] Intel Corporation 2011-06-14
[19] 뉴스 DailyTech report http://www.dailytech[...] 2007-08-21
[20] 웹인용 The Inquirer: Intel CSI name revealed http://theinquirer.n[...] 2008-08-12
[21] 문서 Intel Demonstrates Industry's First 32nm Chip and Next-Generation http://www.intel.com[...]


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