7 nm 공정
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1. 개요
7 nm 공정은 2000년대 초 연구를 시작으로, TSMC, 삼성전자, 인텔, 글로벌파운드리스 등 주요 반도체 파운드리 업체들의 경쟁을 통해 발전해왔다. 7 nm 공정은 극자외선 리소그래피(EUV) 및 다중 패터닝 기술을 활용하며, 임계 치수 제어 및 패턴 배치에 어려움이 있다. 2018년 TSMC와 삼성전자가 7 nm 칩 대량 생산을 시작했으며, 애플은 7 nm 공정을 사용한 칩을 아이폰에 탑재하여 상용화했다. 7 nm 공정은 파운드리 업체별로 다양한 명칭으로 불리며, 트랜지스터 집적도, SRAM 비트 셀 크기, 최소 금속 피치 등에서 차이를 보인다.
2010년대 중반부터 여러 기업이 7nm 공정 기술 상용화를 위해 경쟁했다. TSMC는 2016년 4월에 2017년 상반기 7nm 공정 시험 생산 시작을 발표했고,[23] 2018년 4월에는 7nm (CLN7FF, N7) 칩의 대량 생산을,[2] 같은 해 6월에는 대량 생산 가동을 발표했다.[2]
"7nm" 파운드리 노드는 피치 분할, 자기 정렬 패터닝, EUV 리소그래피와 같은 패터닝 기술을 활용할 것으로 예상된다. 이러한 기술들은 임계 치수(CD) 제어뿐만 아니라 패턴 배치에도 상당한 과제를 안고 있으며, 이는 모두 인접한 피처와 관련이 있다.[69][70][71] 이러한 과제들로 인해, "7nm" 공정은 배선 공정(BEOL)에서 전례 없는 패턴 형성의 어려움을 야기한다.
2. 역사
글로벌파운드리스는 2016년 9월에 2017년 하반기 시험 생산, 2018년 초 위험 생산을 발표했으나,[26] 2018년 8월 비용 문제로 개발을 중단했다.[29]
인텔은 2017년 2월 애리조나주 챈들러에 Fab 42를 발표하며 7nm (인텔 4[37]) 제조 공정을 사용해 마이크로프로세서를 생산할 것이라고 예상했다.[27] 2021년 7월에는 새로운 제조 로드맵을 발표하며 공정 명칭을 변경했다.[37][38]
삼성전자는 2018년 5월 7nm (7LPP) 칩 생산을 발표했다.[28] ASML은 극자외선 리소그래피(EUV) 장비의 주요 공급업체이다.[28] 삼성은 2018년 10월 2세대 7nm 공정(7LPP)이 위험 생산에 들어갔고, 2019년까지 대량 생산에 들어갈 것으로 예상한다고 발표했다. 2019년 8월에는 극자외선 노광(EUVL)을 특징으로 하는 최초의 대량 시장용 칩인 엑시노스 9825 SoC를 7LPP 공정으로 제작하여 발표했다.[48]
TSMC는 2019년 4월 6nm 공정(CLN6FF, N6)을 발표하고 2021년부터 대량 생산에 들어갈 것으로 예상했다.[31] 같은 해 7월에는 2세대 7nm 공정인 N7P를 발표했으며,[33] 10월에는 N7+ 제품을 대량으로 시장에 출시하기 시작했다고 발표했다.[36]
화웨이는 2018년 8월 TSMC의 7nm(N7) 공정을 사용한 HiSilicon Kirin 980 SoC를 발표했다. 애플은 2018년 9월 TSMC의 7nm(N7) 공정을 사용한 애플 A12 바이오닉 칩을 발표했는데, 이는 대량 시장용 최초의 7nm 칩이었다.[42][43] 2019년 9월에는 TSMC의 2세대 N7P 공정을 사용한 애플 A13 바이오닉 칩을 발표했다.[50]
퀄컴은 2018년 12월 TSMC의 7nm(N7) 공정을 사용한 855 및 8cx를 발표했다.[45] 미디어텍은 2019년 5월 TSMC 7nm 공정을 사용한 5G 시스템 온 칩(SoC)을 발표했다.[47]
AMD는 2019년 7월 TSMC 7nm 공정 및 젠 2(Zen 2) 마이크로아키텍처를 기반으로 하는 라이젠(Ryzen) 3000 시리즈 중앙 처리 장치를 공식 출시했다.
2. 1. 기술 시연 단계 (2000년대 초)
2000년대 초, 연구원들은 7nm 수준의 MOSFET를 시연하기 시작했다. IBM의 Bruce Doris, Omer Dokumaci, Meikei Ieong, Anda Mocuta를 포함한 팀은 6nm 실리콘 온 인슐레이터(SOI) MOSFET을 제작했다.[12][13] 2003년, NEC의 연구원 Hitoshi Wakabayashi와 Shigeharu Yamagami는 5nm MOSFET을 제작했다.[14][15]
2. 2. 상용화 경쟁 (2010년대 중반 ~ 현재)
2016년 4월, TSMC는 2017년 상반기에 7nm 공정 시험 생산을 시작할 것이라고 발표했다.[23] 2017년 4월, 극자외선 리소그래피(EUV)를 사용한 "7nm"(N7FF+) 공정으로 256Mbit SRAM 메모리 칩의 위험 생산을 시작했다.[21] TSMC는 초기에는 심자외선(DUV) 침투 리소그래피를 사용하고, 2017년 2분기부터 2018년 2분기까지 위험 생산에서 상업적 대량 생산으로 전환할 계획이었다. 또한, EUV 다중 패터닝을 사용하는 차세대 "7nm"(N7FF+) 생산은 2018년과 2019년 사이에 위험 생산에서 대량 생산으로 전환될 것으로 예상했다.[25] 2018년 4월, TSMC는 "7nm"(CLN7FF, N7) 칩의 대량 생산을 발표했고,[2] 같은 해 6월, 대량 생산 가동을 발표했다.[2]
2016년 9월, 글로벌파운드리스는 2017년 하반기에 시험 생산을 시작하고 2018년 초에 위험 생산을 시작할 것이라고 발표했으나,[26] 2018년 8월, 비용 문제로 "7nm" 칩 개발을 중단한다고 발표했다.[29]
2017년 2월, 인텔은 애리조나주 챈들러에 Fab 42를 발표하며, "7nm"(인텔 4[37]) 제조 공정을 사용해 마이크로프로세서를 생산할 것이라고 예상했다.[27] 2021년 7월 26일, 인텔은 새로운 제조 로드맵을 발표하면서, TSMC의 N7 공정과 유사한 인텔의 "10nm" Enhanced SuperFin(10ESF)은 "인텔 7"로, 이전의 "7nm" 공정은 "인텔 4"로 명칭을 변경했다.[37][38]
2018년 5월, 삼성전자는 "7nm"(7LPP) 칩 생산을 발표했다. ASML은 EUV 리소그래피 장비의 주요 공급업체이다.[28] 2018년 10월 28일, 삼성은 2세대 "7nm" 공정(7LPP)이 위험 생산에 들어갔고, 2019년까지 대량 생산에 들어갈 것으로 예상한다고 발표했다. 2019년 8월 6일, 극자외선 노광(EUVL)을 특징으로 하는 최초의 대량 시장용 칩인 엑시노스 9825 SoC를 7LPP 공정으로 제작하여 발표했다.[48]
2019년 4월 16일, TSMC는 "6nm" 공정(CLN6FF, N6)을 발표하고, 2021년부터 대량 생산에 들어갈 것으로 예상했다.[31] 같은 해 7월 28일, 2세대 "7nm" 공정인 N7P를 발표했으며,[33] 10월 7일에는 N7+ 제품을 대량으로 시장에 출시하기 시작했다고 발표했다.[36]
2018년 8월 21일, 화웨이는 TSMC의 7nm(N7) 공정을 사용한 HiSilicon Kirin 980 SoC를 발표했다. 2018년 9월 12일, 애플은 TSMC의 7nm(N7) 공정을 사용한 애플 A12 바이오닉 칩을 발표했는데, 이는 대량 시장용 최초의 7nm 칩이었다.[42][43] 2019년 9월 10일, 애플은 TSMC의 2세대 N7P 공정을 사용한 애플 A13 바이오닉 칩을 발표했다.[50]
2018년 12월 4일, 퀄컴은 TSMC의 7nm(N7) 공정을 사용한 855 및 8cx를 발표했다.[45] 2019년 5월 29일, 미디어텍은 TSMC 7nm 공정을 사용한 5G 시스템 온 칩(SoC)을 발표했다.[47]
2019년 7월 7일, AMD는 TSMC 7nm 공정 및 젠 2(Zen 2) 마이크로아키텍처를 기반으로 하는 라이젠(Ryzen) 3000 시리즈 중앙 처리 장치를 공식 출시했다.
3. 기술적 특징
3. 1. EUV 리소그래피
극자외선 리소그래피(EUV 또는 EUVL)는 기존 리소그래피 방식으로는 20nm 이하의 미세한 특징을 새길(식각) 수 있다. 그러나 EUV 마스크의 3차원 반사 특성 때문에 이미징 과정에서 새로운 문제점들이 발생한다. 대표적인 예로, 동일한 형태의 막대 모양 특징들이 동일한 초점을 갖지 못하는 '투 바(two-bar) 효과'가 있다. 이 현상은 한 특징이 다른 특징의 '그림자' 영역에 위치하게 되면서 발생한다. 그 결과, 두 특징은 초점에 따라 서로 다른 임계 치수(CD)를 가지게 되며, 초점에 따라 위치가 변동하는 현상도 나타난다.[56][57][58] 이는 피치 분할에서 발생할 수 있는 문제와 유사하다. 또한, 서로 다른 피치를 가진 특징들 사이에서 최적 초점의 차이가 발생하는 문제도 존재한다.[59]
EUV는 많은 수의 특징을 안정적으로 인쇄하는 데 어려움을 겪으며, 일부 컨택(contact)이 완전히 누락되거나 라인이 연결되는 경우가 발생한다. 이러한 현상을 확률적 인쇄 실패(stochastic printing failures)라고 부른다.[60][61] 결함 발생률은 1K/mm2 수준이다.[62]
EUV는 조명 제약으로 인해 팁-투-팁(tip-to-tip) 간격을 제어하기 어렵다.[63] 따라서, 라인을 절단하기 위해 별도의 노광 공정을 사용하는 것이 선호된다.
감쇠 위상 천이 마스크는 ArF 레이저 파장(193nm)을 사용하는 90nm 노드 생산에서 임의의 피치를 가진 컨택에 대해 적절한 초점 범위를 확보하기 위해 사용되었지만,[64][65] EUV에서는 이러한 해상도 향상 기술을 적용할 수 없다.[66][67]
2021년 SPIE EUV 리소그래피 컨퍼런스에서, TSMC 고객들은 EUV 컨택 수율이 액침 다중 패터닝 수율과 유사한 수준이라고 보고했다.[68]
3. 2. 다중 패터닝
피치 분할, 자기 정렬 패터닝은 7nm 파운드리 노드에서 활용될 것으로 예상되는 패터닝 기술이다. 이러한 기술들은 임계 치수(CD) 제어뿐만 아니라 패턴 배치에도 상당한 과제를 안고 있다.[54]
스페이서 패터닝은 미리 패턴화된 피처(코어 피처) 위에 층을 증착하고 식각하여 측벽에 스페이서를 형성하는 방식이다. 코어 피처를 제거하면 스페이서가 하부 층 트렌치 식각 마스크로 사용된다. 스페이서 CD 제어는 우수하지만, 트렌치 CD는 코어 피처 위치나 남은 간격에 따라 두 가지 경우의 수를 가지며, 이를 '피치 워킹'이라고 한다.[54] 일반적으로 피치는 코어 CD, 간격 CD, 그리고 스페이서 CD의 두 배를 더한 값과 같지만, 코어 CD와 간격 CD가 같음을 보장하지는 않는다. 게이트나 활성 영역 절연(핀) 같은 FEOL 피처는 트렌치 CD가 스페이서로 정의된 CD만큼 중요하지 않아 스페이서 패터닝이 선호된다.
자기 정렬 쿼드러플 패터닝(SAQP)에서는 두 번째 스페이서가 첫 번째 스페이서를 대체한다. 코어 CD는 "코어 CD - 2 * 두 번째 스페이서 CD"로, 간격 CD는 "간격 CD - 2 * 두 번째 스페이서 CD"로 대체된다. 일부 피처 치수는 두 번째 스페이서 CD로 엄격히 정의되고, 나머지는 코어 CD, 코어 피치, 첫 번째 및 두 번째 스페이서 CD로 정의된다. 코어 CD와 코어 피치는 기존 리소그래피로, 스페이서 CD는 리소그래피와 무관하게 정의된다. 이는 피치 분할보다 변동이 적을 것으로 예상된다.
스페이서로 정의된 라인은 절단이 필요하다. 절단 지점이 노광 시 이동하면 라인 끝이 왜곡되거나 인접 라인으로 침투할 수 있다.
자기 정렬 리소-식각-리소-식각(SALELE)이 "7nm" 배선 공정(BEOL) 패터닝에 구현되었다.[55]
이러한 과제들로 인해 "7nm" 공정은 배선 공정(BEOL)에서 전례 없는 패턴 형성의 어려움을 야기한다. 이전 파운드리 노드(삼성 "10nm", TSMC "16nm")는 좁은 피치 금속층을 위해 피치 분할 기술을 사용했다.[69][70][71]
7nm 공정에서 TSMC는 셀 높이를 줄이기 위해 별도 마스크에 셀 내 삽입된 컷이 있는 자가 정렬 이중 패턴 형성(SADP) 라인을 사용한다.[74] 핀 형성을 위해서는 자기 정렬 쿼드 패턴 형성(SAQP)이 사용된다.[75] 설계 규칙 검사는 비아 다중 패턴 형성을 피하고 단 하나의 컷 마스크만 필요하도록 충분한 여유 공간을 제공한다.[75]
3. 3. 기타 기술
"7nm" 파운드리 노드는 피치 분할, 자기 정렬 패터닝, EUV 리소그래피와 같은 패터닝 기술을 활용할 것으로 예상된다. 이러한 기술들은 임계 치수(CD) 제어 및 패턴 배치에 어려움을 야기하며, 이는 모두 인접한 피처와 관련이 있다.
극자외선 리소그래피(EUV)는 기존 리소그래피 방식으로 20nm 이하의 특징을 식각할 수 있지만, EUV 마스크의 3차원 반사 특성으로 인해 이미징에 새로운 이상 현상이 발생한다. 예를 들어, 동일한 모양의 막대형 특징이 동일하게 초점을 맞추지 못하는 투 바(two-bar) 효과가 있다. 한 특징은 다른 특징의 '그림자'에 놓이게 되어, 두 특징은 초점에 따라 다른 CD(critical dimension, 임계 치수)를 가지며, 위치도 초점에 따라 이동한다.[56][57][58] 이는 피치 분할에서 발생할 수 있는 현상과 유사하다. 또한, 서로 다른 피치를 가진 특징들 간에 최적 초점의 차이가 존재한다.[59]
EUV는 많은 수의 특징을 안정적으로 인쇄하는 데 어려움이 있으며, 일부 컨택(contact)이 누락되거나 라인이 연결될 수 있다. 이러한 현상은 확률적 인쇄 실패(stochastic printing failures)로 알려져 있다.[60][61] 결함 수준은 1K/mm2 정도이다.[62]
EUV는 조명 제약으로 인해 팁-투-팁(tip-to-tip) 간격을 제어하기 어렵다.[63] 라인을 절단하기 위한 별도의 노출이 선호된다.
감쇠 위상 천이 마스크는 ArF 레이저 파장(193nm)으로 임의의 피치를 가진 컨택에 대해 적절한 초점 범위를 확보하기 위해 90nm 노드 생산에 사용되었지만,[64][65] EUV에서는 이러한 해상도 향상을 사용할 수 없다.[66][67]
2021년 SPIE의 EUV 리소그래피 컨퍼런스에서, TSMC 고객은 EUV 컨택 수율이 액침 멀티패터닝 수율과 비슷하다고 보고했다.[68]
4. 공정 노드 및 제품
7nm 공정은 여러 주요 파운드리 업체에서 개발 및 생산되었으며, 각 업체별로 공정 노드의 특징과 제품 적용 현황에 차이가 있다.
각 업체의 7nm 공정 노드별 특징을 비교하면 다음과 같다.
| 삼성 | TSMC | 인텔 | SMIC | |||||||
|---|---|---|---|---|---|---|---|---|---|---|
| 공정 이름 | 7LPP[79][80] | 6LPP[81] | N7[82] | N7P[33] | N7+[83] | N6[31] | Intel 7[37] (10nm)[84] | N+1 (>7nm) | N+2 (7nm) | 7nm EUV |
| 트랜지스터 집적도 (MTr/mm2) | 95.08–100.59[85][86] | 91.2–96.5[87][88] | 113.9[87] | 114.2 | 100.76–106.1[89][90], 60.41[91] | 89[92] | ||||
| SRAM 비트 셀 크기 | 0.0262 μm2[93] | 0.027 μm2[93] | 0.0312 μm2 | |||||||
| 트랜지스터 게이트 피치 | 54nm | 57nm | 54nm | 66nm | 63nm | |||||
| 트랜지스터 핀 피치 | 27nm | 해당 없음 | 34nm | |||||||
| 트랜지스터 핀 높이 | 해당 없음 | 53nm | ||||||||
| 최소 금속 피치 | 46nm | 40nm | 40nm[94] | 44nm | 42nm | |||||
| EUV 구현 | 36nm 피치 금속;[78] 총 레이어 세트의 20% | 없음, 자체 정렬 쿼드 패터닝(SAQP) 사용 | 4개 레이어 | 5개 레이어 | 없음, SAQP에 크게 의존 | 없음 | 없음 | N+2 이후 | ||
| EUV 제한 웨이퍼 생산량 | 하루 1500개 웨이퍼[73] | 해당 없음 | 하루 ~ 1000개 웨이퍼[95] | 해당 없음 | ||||||
| 멀티패터닝 (레이어당 ≥ 2개의 마스크) | 핀, 게이트, 비아(이중 패터닝)[96], 금속 1 (3중 패터닝)[96], 44nm 피치 금속 (4중 패터닝)[78] | 핀, 게이트, 컨택/비아 (4중 패터닝)[97], 최저 10개 금속 레이어 | N7과 동일, 4개의 EUV 레이어에서 감소 | N7과 동일, 5개의 EUV 레이어에서 감소 | DUV를 사용한 멀티패터닝 | DUV를 사용한 멀티패터닝 | ||||
| 출시 상태 | 2019년 생산 | 2018년 생산[21] | 2019년 생산 | 2019년 생산 | 2020년 생산 | 2021년 생산[98] | 2021년 4월 리스크 생산, 대량 생산 미확인 | 2021년 하반기 리스크 생산, 2021년 7월부터 조용히 생산[99] | 미국 수출 제한으로 취소됨 | |
각 파운드리 업체의 공정 노드 명칭은 칩의 실제 측정 가능한 크기와 반드시 일치하지는 않으며, 마케팅 전략에 따라 결정되는 경향이 있다.[76][77] 예를 들어, TSMC의 "7nm" 노드는 인텔의 "인텔 7"(이전의 "10nm Enhanced SuperFin")과 일부 주요 치수에서 유사하다.[76][77]
"7nm" 공정에서는 극자외선 노광(EUV) 기술의 구현이 제한적이기 때문에, 멀티패터닝 기술이 비용과 수율에 큰 영향을 미친다. EUV는 추가적인 고려 사항을 더한다. 대부분의 중요한 레이어의 해상도는 여전히 멀티패터닝으로 결정된다. 예를 들어, 삼성의 "7nm" 공정에서는 EUV 단일 패터닝된 36nm 피치 레이어에서도 44nm 피치 레이어는 4중 패터닝이 필요하다.[78]
4. 1. TSMC
TSMC는 7nm 공정 기술을 선도하는 기업 중 하나로, 다양한 버전의 7nm 공정을 개발하여 여러 제품에 적용해왔다.- N7: TSMC의 초기 7nm 공정으로, 2018년에 상용화되었다. 애플(Apple Inc.)의 애플 A12 바이오닉(A12 Bionic) 칩(아이폰 XS, 아이폰 XR, 아이패드 프로에 사용), 화웨이(Huawei)의 HiSilicon Kirin 980 SoC (화웨이 메이트 20에 사용), 퀄컴(Qualcomm)의 퀄컴 스냅드래곤(Snapdragon) 855 및 8cx, AMD(Advanced Micro Devices)의 라이젠(Ryzen) 3000 시리즈 CPU (젠 2(Zen 2) 마이크로아키텍처 기반) 등에 사용되었다.[42][43][44] 2020년 2분기에는 TSMC 매출의 36%를 차지할 정도로 큰 비중을 차지했다.[51]
- N7P: N7 공정을 개선한 버전으로, 2019년에 상용화되었다. 애플(Apple Inc.)의 애플 A13 바이오닉(A13 Bionic) 칩(아이폰 11, 아이폰 11 프로에 사용)에 적용되었다.[50]
- N7+: TSMC 최초로 극자외선 노광(EUVL) 기술을 일부 적용한 공정이다. 화웨이(Huawei)의 HiSilicon Kirin 990 4G & 990 5G SoC에 사용되었다.[49]
- N6: N7+ 공정을 더욱 개선하여 EUV 레이어를 확장한 공정이다.
4. 2. 삼성전자
삼성전자는 2019년 8월 6일, 7LPP 공정을 사용한 최초의 칩인 엑시노스 9825 SoC를 발표했다. 엑시노스 9825는 극자외선 노광(EUVL)을 활용한 최초의 대량 생산 칩이다.[48]삼성전자의 7LPP 공정은 트랜지스터 집적도가 95.08–100.59MTr/mm2이며, SRAM 비트 셀 크기는 0.0262 μm2이다.[93] 트랜지스터 게이트 피치는 54nm, 최소 금속 피치는 46nm이다. 36nm 피치 금속 레이어에 EUV가 적용되었으며, 총 레이어 세트의 20%에 EUV가 사용되었다.[78] 핀, 게이트, 비아는 이중 패터닝,[96] 금속 1은 3중 패터닝,[96] 44nm 피치 금속은 4중 패터닝이[78] 적용되었다. EUV 제한 웨이퍼 생산량은 하루 1500개 웨이퍼 수준이다.[73] 7LPP 공정은 2018년 리스크 생산을 시작하여 2019년에 본격적으로 생산에 들어갔다. 2020년에는 6LPP 공정이 생산에 들어갔다.
4. 3. 인텔
2021년 7월 26일, 인텔은 이전에 "10nm Enhanced SuperFin"(10ESF)으로 알려졌던 공정을 "인텔 7"로 명칭을 변경한다고 발표했다.[37] 이 공정은 이전 "10nm" 노드를 기반으로 하며, 와트당 성능이 10~15% 향상되었다.[102] "인텔 7" 공정을 사용한 첫 제품은 앨더레이크 프로세서이며, 2021년 하반기에 출시될 예정이었다.[37]한편, 인텔의 구 "7nm" 공정은 "인텔 4"로 명칭이 변경되었으며, 2023년에 출시될 메테오 레이크 마이크로프로세서 제품군에 사용될 예정이었다.[52][53] 2020년 당시, 인텔은 "인텔 4" 공정에서 폰테 베키오 GPU 생산을 외부에 위탁할 정도로 어려움을 겪고 있었다.[104][105]
인텔의 공정 노드 명칭은 칩의 실제 측정 가능한 크기와 직접적인 관련이 없으며, 마케팅 전략에 따라 결정되는 측면이 있다.[76][77] 예를 들어, 인텔의 "인텔 7" 공정은 TSMC의 "7nm" 공정과 일부 주요 치수에서 유사한 수준이다.[76][77]
| 인텔 | |
|---|---|
| 공정 이름 | Intel 7[37] (10nm)[84] |
| 트랜지스터 집적도 (MTr/mm2) | 100.76–106.1[89][90] 60.41[91] |
| SRAM 비트 셀 크기 | 0.0312 μm2 |
| 트랜지스터 게이트 피치 | 54nm |
| 트랜지스터 핀 피치 | 34nm |
| 트랜지스터 핀 높이 | 53nm |
| 최소 (금속) 피치 | 40nm[94] |
| EUV 구현 | 없음. SAQP에 크게 의존 |
| EUV 제한 웨이퍼 생산량 | 해당 없음 |
| 멀티패터닝 (레이어당 ≥ 2개의 마스크) | |
| 출시 상태 | 2021년 생산[98] |
4. 4. SMIC
SMIC(Semiconductor Manufacturing International Corporation)는 7nm급 공정 개발을 위해 노력하고 있으며, N+1, N+2 공정 개발을 진행해 왔다.
5. 7nm 공정의 과제
7nm 공정은 극자외선(EUV) 리소그래피 구현이 제한적이기 때문에 멀티패터닝이 여전히 중요하며, 이는 비용과 수율에 영향을 미친다. EUV는 추가적인 고려 사항을 더한다. 대부분의 중요한 레이어 해상도는 여전히 멀티패터닝으로 결정된다. 예를 들어, 삼성의 "7nm" 공정에서는 EUV 단일 패터닝된 36nm 피치 레이어에서도 44nm 피치 레이어는 4중 패터닝이 필요하다.[78]
TSMC, 삼성, SMIC(Semiconductor Manufacturing International Corporation), 인텔과 같은 주요 제조업체들의 공정 노드 명칭은 칩의 실제 측정 가능한 거리와 반드시 일치하지는 않는다. 예를 들어, TSMC의 "7nm" 노드는 인텔의 초기 "10nm" 노드와 일부 주요 치수에서 유사하며, 인텔의 "10nm Enhanced SuperFin"은 "Intel 7"으로 명칭이 변경되었다.[76][77]
글로벌파운드리스(GlobalFoundries)의 "7nm" 7LP(Leading Performance) 공정은 "14nm" 공정 대비 2배의 집적도로 40% 더 높은 성능 또는 60% 이상의 저전력을 제공할 예정이었으나, 이후 글로벌파운드리스는 "7nm" 및 그 이상의 공정 개발을 중단했다.[101]
인텔의 "Intel 7" 공정(이전의 "10nm Enhanced SuperFin")은 이전 "10nm" 노드를 기반으로 와트당 성능이 10~15% 향상되었다. 한편, 인텔의 구 "7nm" 공정은 "Intel 4"로 명칭이 변경되었으며 2023년에 출시될 예정이었다.[102] 2020년 당시, 인텔은 "Intel 4" 공정에서 폰테 베키오 GPU 생산을 외주해야 할 정도로 어려움을 겪고 있었다.[104][105]
참조
[1]
웹사이트
International Roadmap for Devices and Systems 2021 Update: Lithography
https://irds.ieee.or[...]
2024-04-07
[2]
웹사이트
TSMC ramping up 7nm chip production
https://www.digitime[...]
2022-09-17
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