가산기

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1. 개요
2. 가산기의 종류
- 2.1. 반가산기 (Half Adder)
- 2.2. 전가산기 (Full Adder)
3. 다중 비트 가산기
4. 감산기 (Subtractor)
5. 직렬 가산기 (Serial Adder)
6. 그 외
- 6.1. 양자 가산기
- 6.2. 아날로그 가산기
참조

1. 개요

가산기는 이진수를 더하는 데 사용되는 논리 회로이다. 반가산기는 두 개의 이진수를 더하여 합과 자리올림수를 출력하며, 전가산기는 하위 자리올림수 입력을 포함하여 한 자릿수를 연산한다. 다중 비트 가산기는 반가산기와 전가산기를 조합하여 구성되며, 리플 자리올림수 가산기, 자리올림수 예측 가산기, 캐리 선택 가산기 등 다양한 종류가 있다. 감산기는 2의 보수를 사용하여 덧셈으로 변환하여 계산하며, 직렬 가산기는 1비트씩 순차적으로 더한다. 또한, 양자 가산기는 양자 컴퓨팅에서, 아날로그 가산기는 아날로그 신호의 합을 계산하는 데 사용된다.

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1의 보수는 이진수에서 양수는 일반적인 이진수로, 음수는 양수의 각 비트를 반전시켜 표현하며, 덧셈 시 자리올림수가 발생하면 결과값에 더해야 하고, 0을 중복 표현하는 단점으로 현대에는 2의 보수가 주로 사용된다.

가산기
개요
종류	디지털 회로
기능	입력으로부터 합을 생성
상세 정보
입력	두 개 이상의 입력
출력	합 (sum)
추가 출력 (선택 사항)	자리올림 (carry)
응용 분야	산술 논리 장치 (ALU) 디지털 신호 처리 마이크로프로세서
종류
반가산기	두 개의 입력을 더함
전가산기	세 개의 입력을 더함 (두 개의 입력과 이전 자리올림)
자리올림 예측 가산기	자리올림 생성을 미리 계산하여 속도 향상
자리올림 선택 가산기	여러 개의 가산 결과를 미리 계산하여 선택
자리올림 저장 가산기	자리올림을 다음 단계로 전달하여 속도 향상
구성 요소
기본 논리 게이트	AND 게이트 OR 게이트 XOR 게이트

2. 가산기의 종류

2. 1. 반가산기 (Half Adder)

반가산기(half adder^영어)는 두 개의 이진수

A

와

B

를 더하여 합(

S

)과 자리올림수(

C

)를 출력하는 논리 회로이다. 자리올림수 출력(carry out^영어)에 따라 자리올림수를 출력한다. 합의 값은

2C + S

이다.

가장 간단한 반가산기 설계는

S

에 대한 XOR 게이트와

C

에 대한 AND 게이트를 통합한다. AND, OR, NOT의 세 가지 종류의 논리회로만으로 구성할 수도 있다.

반가산기의 진리표는 다음과 같다.

A	B	C	S
0	0	0	0
0	1	0	1
1	0	0	1
1	1	1	0

2. 2. 전가산기 (Full Adder)

전가산기(full adder^영어)는 이진수의 한 자릿수를 연산하고, 하위의 자리올림수 입력을 포함하여 출력한다. 하위의 자리올림수 출력을 상위의 자리올림수 입력에 연결함으로써 임의의 자리수의 이진수 덧셈이 가능해진다. 1비트 전가산기는 세 개의 1비트 숫자,

A

,

B

,

C_{in}

으로 쓰이며,

A

와

B

는 피연산자이고,

C_{in}

은 이전 덜 중요한 단계에서 가져온 비트이다. 회로는 2비트 출력을 생성한다. 출력 자리올림수와 합은 일반적으로 신호

C_{out}

과

S

로 표시되며, 여기서 합은

2C_{out} + S

와 같다. 전가산기는 일반적으로 8, 16, 32비트 등의 이진수를 더하는 가산기 캐스케이드의 구성 요소이다.

하나의 전가산기는 두개의 반가산기와 하나의 OR로 구성된다. 입력이 3개 존재해서 (입력 A, 입력 B, 자리올림수 입력) 모두 대등하게 동작한다. 하지만 회로상에서 3개 입력이 대칭되어 있다고 할 수 없다.

입력 A, 입력 B, 자리올림수 입력 (X=C_in), 출력 (S), 자리올림수 출력 (C=C_out)의 관계를 보여주는 진리표는 다음과 같다.

A B X	C S
0 0 0	0 0
0 0 1	0 1
0 1 0	0 1
0 1 1	1 0
1 0 0	0 1
1 0 1	1 0
1 1 0	1 0
1 1 1	1 1

전가산기는 전통적인 트랜지스터 수준의 회로나 여러 게이트들의 조합과 같이 여러 가지 방법으로 구현될 수 있다. 한 가지 예는

S = A \oplus B \oplus C_{in}

와

C_{out} = (A \cdot B) + (C_{in} \cdot (A \oplus B))

로 표현한 것이다. 이 구현 방식에서 자리올림수 출력 전의 마지막 OR 게이트를 XOR 게이트로 바꾸어도 논리값이 바뀌지 않는다.

전가산기는 또한 반가산기 두 개를 이용하여 구현할 수 있다. ''A''와 ''B''를 첫 번째 반가산기에 연결하고 그 출력값을 두 번째 반가산기의 입력에 연결한다. 그 후 두 번째 반가산기의 다른 입력에 ''C_in''을 연결하여 두 번째 반가산기의 출력값이 ''S''값이 되고, 자리올림수 출력인 ''C_out''은 두 반가산기의 자리올림수 출력을 OR 연산이 된다.

3. 다중 비트 가산기

전술한 반가산기 1개를 최하위 자릿수에 사용하고, 이 전가산기를 다른 상위 자릿수에 자릿수만큼 조합하여 임의의 자릿수의 2진수 가산기를 구성할 수 있다. 아래 그림은 6자릿수 가산기의 회로도이다. (A₅A₄A₃A₂A₁A₀+B₅B₄B₃B₂B₁B₀→CS₅S₄S₃S₂S₁S₀)

최상위 자릿수에서 나오는 C는 단순히 "'''자리 올림'''", 오버플로(Overflow)라고 판정할 수 없는(해석에 따름) 점에 주의해야 한다. 굳이 부르자면 "엔드 캐리(End Carry)"가 된다.

=== 리플 자리올림수 가산기 (Ripple Carry Adder) ===

리플 자리올림수 가산기는 여러 개의 전가산기(full adder)를 연결하여 만든다. 각 전가산기의 자리올림수 출력(C_out)은 다음 전가산기의 자리올림수 입력(C_in)으로 연결된다. 첫 번째 전가산기는 반가산기(half adder)로 대체할 수 있다. 이러한 구조는 자리올림수가 물결처럼 전달되는 형태를 띈다.

리플 자리올림수 가산기는 설계가 간단하다는 장점이 있지만, 상위 비트의 계산이 하위 비트의 자리올림수 전달을 기다려야 하므로 속도가 느리다는 단점이 있다. N 비트 가산기의 임계 경로 지연은 대략 2N에 비례한다.

4비트 리플 자리올림수 가산기의 회로도는 위와 같다.

6자릿수 가산기의 회로도는 위와 같다. 최상위 자릿수에서 나오는 C는 "엔드 캐리(End Carry)"라고 부르며, 오버플로(Overflow)와는 다르다.

=== 자리올림수 예측 가산기 (Carry Lookahead Adder) ===

덧셈은 정보 처리의 기본이기 때문에, 고속 정보처리를 위해서는 가산기 동작의 고속화가 요구된다.^[23] 논리회로의 동작속도는 입력에서 출력까지 사이에 있는 논리소자(논리곱이나 논리합 회로)의 개수에 크게 영향을 받는다. 자리올림수 예측 가산기는 각 자리의 자리올림수를 입력값으로부터 미리 예측하여 계산하는 방식이다.^[4]

기존 리플 자리올림수 가산기는 각 전가산기(full adder)의 자리올림수 출력이 다음 전가산기의 자리올림수 입력으로 순차적으로 전달되는 구조였다. 이 때문에 상위 비트의 계산 결과는 하위 비트의 계산이 완료될 때까지 기다려야 하는 문제가 발생하여, 전체 계산 시간이 길어지는 단점이 있었다.

반면, 자리올림수 예측 가산기는 자리올림수 신호(캐리어 신호)를 별도의 논리회로로 생성하여 단수를 줄이는 '''자리올림수 예측'''(carry look ahead^영어) 방식을 사용한다. 이 방식을 사용하면, 자릿수가 몇 개가 되든 4단만 필요하기 때문에 획기적인 고속화를 도모할 수 있다.

S₁을 생성하고 있는 전가산기의 자리올림수 입력은 X₁ ← A₀ AND B₀, S₂를 생성하고 있는 전가산기의 자리올림수 입력은 X₂ ← (A₁ AND B₁) OR (A₀ AND B₀ AND A₁) OR (A₀ AND B₀ AND B₁), S₃를 생성하고 있는 전가산기의 자리올림수 입력은 X₃ ← (A₂ AND B₂) OR (A₁ AND B₁ AND A₂) OR (A₁ AND B₁ AND B₂) OR (A₀ AND B₀ AND A₁ AND A₂) OR (A₀ AND B₀ AND A₁ AND B₂) OR (A₀ AND B₀ AND B₁ AND A₂) OR (A₀ AND B₀ AND B₁ AND B₂)가 된다. 이처럼 자릿수가 커질수록 회로는 복잡해지지만, 모두 2단만으로 자리올림수 신호가 생성된다.

하지만, 필요한 회로 소자 수가 현격히 많아지기 때문에 소비전력과 회로의 비용이 커지게 된다는 단점이 있다.

여러 선행 캐리 가산기를 결합하여 더 큰 가산기를 만들 수 있으며, 이는 더 큰 가산기를 만들기 위해 여러 레벨에서 사용될 수 있다. 예를 들어, 4개의 16비트 CLA를 사용하여 두 개의 선행 캐리 유닛 레벨을 갖춘 64비트 가산기를 만들수 있다.

Weinberger와 Smith는 선행 캐리 가산기 (CLA)를 사용하여 두 개의 이진수를 더하는 더 빠른 방법을 개발했다.^[4] 그들은 각 비트 위치에 대해 두 개의 신호(

P

와

G

)를 도입했는데, 이는 덜 중요한 비트 위치에서 캐리가 전파되는지(최소한 하나의 입력이 1임), 해당 비트 위치에서 생성되는지(두 입력 모두 1임), 또는 해당 비트 위치에서 소멸되는지(두 입력 모두 0임)를 기반으로 한다.

=== 기타 다중 비트 가산기 ===

캐리 저장 가산기는 3개 이상의 숫자를 더할 때 캐리 신호를 전파하지 않고 합과 캐리의 두 결과를 생성하여 다음 단계로 전달하는 방식이다.^[6] 전가산기는 3:2 손실 압축기로 볼 수 있으며, 세 개의 1비트 입력을 더하여 단일 2비트 숫자로 반환한다.^[6] 이러한 압축기는 세 개 이상의 피가수(더해지는 수)의 합산을 가속화하는 데 사용될 수 있다. 피가수의 수가 정확히 세 개인 경우, 이 레이아웃은 캐리 저장 가산기로 알려져 있다. 피가수의 수가 4개 이상인 경우, 두 개 이상의 압축기 계층이 필요하며, 회로에는 다다 및 월리스 트리와 같은 다양한 설계가 가능하다. 이러한 회로는 곱셈기 회로에서 주로 사용되며, 다다 및 월리스 곱셈기로도 알려져 있다.

복수의 자리올림수 예측 가산기를 조합하여 더 큰 가산기를 만들 수 있다. 예를 들어, 아래 그림은 자리올림수 예측 장치의 두 단계와 16개의 4비트 자리올림수 예측 가산기를 사용한 64비트 가산기를 나타낸다.

캐리 선택 가산기는 입력 비트를 여러 블록으로 나누어, 각 블록에서 자리올림수 발생 여부에 따른 두 가지 경우의 합을 미리 계산해 놓고, 실제 자리올림수 값에 따라 결과를 선택하는 방식이다. 전체 자릿수를 반으로 분할하고, 하위 자릿수의 계산과 동시에 상위 자릿수의 계산을 하위 자릿수에서 상위 자릿수로의 자리 올림 유무의 두 가지 경우에 대해 수행한다. 하위 자릿수의 계산이 완료되면, 상위 자릿수로의 자리 올림 유무에 따라 계산된 두 가지 상위 자릿수 값 중 하나를 선택한다.

조건부 합 가산기는 캐리 선택 가산기와 유사하지만, 더 작은 블록 단위로 쪼개어 재귀적으로 계산하는 방식이다. 자릿수의 로그에 비례하는 계산 시간 지연이 발생하지만, 회로 규모는 자릿수에 비례한다.

캐리 스킵 가산기(캐리 바이패스 가산기)는 자리올림수가 특정 블록을 건너뛸 수 있도록 하여 지연 시간을 줄이는 방식이다.

3. 1. 리플 자리올림수 가산기 (Ripple Carry Adder)

리플 자리올림수 가산기는 여러 개의 전가산기(full adder)를 연결하여 만든다. 각 전가산기의 자리올림수 출력(C_out)은 다음 전가산기의 자리올림수 입력(C_in)으로 연결된다. 첫 번째 전가산기는 반가산기(half adder)로 대체할 수 있다. 이러한 구조는 자리올림수가 물결처럼 전달되는 형태를 띈다.

리플 자리올림수 가산기는 설계가 간단하다는 장점이 있지만, 상위 비트의 계산이 하위 비트의 자리올림수 전달을 기다려야 하므로 속도가 느리다는 단점이 있다. N 비트 가산기의 임계 경로 지연은 대략 2N에 비례한다.

4비트 리플 자리올림수 가산기의 회로도는 위와 같다.

6자릿수 가산기의 회로도는 위와 같다. 최상위 자릿수에서 나오는 C는 "엔드 캐리(End Carry)"라고 부르며, 오버플로(Overflow)와는 다르다.

3. 2. 자리올림수 예측 가산기 (Carry Lookahead Adder)

덧셈은 정보 처리의 기본이기 때문에, 고속 정보처리를 위해서는 가산기 동작의 고속화가 요구된다.^[23] 논리회로의 동작속도는 입력에서 출력까지 사이에 있는 논리소자(논리곱이나 논리합 회로)의 개수에 크게 영향을 받는다. 자리올림수 예측 가산기는 각 자리의 자리올림수를 입력값으로부터 미리 예측하여 계산하는 방식이다.^[4]

기존 리플 자리올림수 가산기는 각 전가산기(full adder)의 자리올림수 출력이 다음 전가산기의 자리올림수 입력으로 순차적으로 전달되는 구조였다. 이 때문에 상위 비트의 계산 결과는 하위 비트의 계산이 완료될 때까지 기다려야 하는 문제가 발생하여, 전체 계산 시간이 길어지는 단점이 있었다.

반면, 자리올림수 예측 가산기는 자리올림수 신호(캐리어 신호)를 별도의 논리회로로 생성하여 단수를 줄이는 '''자리올림수 예측'''(carry look ahead^영어) 방식을 사용한다. 이 방식을 사용하면, 자릿수가 몇 개가 되든 4단만 필요하기 때문에 획기적인 고속화를 도모할 수 있다.

S₁을 생성하고 있는 전가산기의 자리올림수 입력은 X₁ ← A₀ AND B₀, S₂를 생성하고 있는 전가산기의 자리올림수 입력은 X₂ ← (A₁ AND B₁) OR (A₀ AND B₀ AND A₁) OR (A₀ AND B₀ AND B₁), S₃를 생성하고 있는 전가산기의 자리올림수 입력은 X₃ ← (A₂ AND B₂) OR (A₁ AND B₁ AND A₂) OR (A₁ AND B₁ AND B₂) OR (A₀ AND B₀ AND A₁ AND A₂) OR (A₀ AND B₀ AND A₁ AND B₂) OR (A₀ AND B₀ AND B₁ AND A₂) OR (A₀ AND B₀ AND B₁ AND B₂)가 된다. 이처럼 자릿수가 커질수록 회로는 복잡해지지만, 모두 2단만으로 자리올림수 신호가 생성된다.

하지만, 필요한 회로 소자 수가 현격히 많아지기 때문에 소비전력과 회로의 비용이 커지게 된다는 단점이 있다.

여러 선행 캐리 가산기를 결합하여 더 큰 가산기를 만들 수 있으며, 이는 더 큰 가산기를 만들기 위해 여러 레벨에서 사용될 수 있다. 예를 들어, 4개의 16비트 CLA를 사용하여 두 개의 선행 캐리 유닛 레벨을 갖춘 64비트 가산기를 만들수 있다.

Weinberger와 Smith는 선행 캐리 가산기 (CLA)를 사용하여 두 개의 이진수를 더하는 더 빠른 방법을 개발했다.^[4] 그들은 각 비트 위치에 대해 두 개의 신호(

P

와

G

)를 도입했는데, 이는 덜 중요한 비트 위치에서 캐리가 전파되는지(최소한 하나의 입력이 1임), 해당 비트 위치에서 생성되는지(두 입력 모두 1임), 또는 해당 비트 위치에서 소멸되는지(두 입력 모두 0임)를 기반으로 한다.

3. 3. 기타 다중 비트 가산기

캐리 저장 가산기는 3개 이상의 숫자를 더할 때 캐리 신호를 전파하지 않고 합과 캐리의 두 결과를 생성하여 다음 단계로 전달하는 방식이다.^[6] 전가산기는 3:2 손실 압축기로 볼 수 있으며, 세 개의 1비트 입력을 더하여 단일 2비트 숫자로 반환한다.^[6] 이러한 압축기는 세 개 이상의 피가수(더해지는 수)의 합산을 가속화하는 데 사용될 수 있다. 피가수의 수가 정확히 세 개인 경우, 이 레이아웃은 캐리 저장 가산기로 알려져 있다. 피가수의 수가 4개 이상인 경우, 두 개 이상의 압축기 계층이 필요하며, 회로에는 다다 및 월리스 트리와 같은 다양한 설계가 가능하다. 이러한 회로는 곱셈기 회로에서 주로 사용되며, 다다 및 월리스 곱셈기로도 알려져 있다.

복수의 자리올림수 예측 가산기를 조합하여 더 큰 가산기를 만들 수 있다. 예를 들어, 아래 그림은 자리올림수 예측 장치의 두 단계와 16개의 4비트 자리올림수 예측 가산기를 사용한 64비트 가산기를 나타낸다.

캐리 선택 가산기는 입력 비트를 여러 블록으로 나누어, 각 블록에서 자리올림수 발생 여부에 따른 두 가지 경우의 합을 미리 계산해 놓고, 실제 자리올림수 값에 따라 결과를 선택하는 방식이다. 전체 자릿수를 반으로 분할하고, 하위 자릿수의 계산과 동시에 상위 자릿수의 계산을 하위 자릿수에서 상위 자릿수로의 자리 올림 유무의 두 가지 경우에 대해 수행한다. 하위 자릿수의 계산이 완료되면, 상위 자릿수로의 자리 올림 유무에 따라 계산된 두 가지 상위 자릿수 값 중 하나를 선택한다.

조건부 합 가산기는 캐리 선택 가산기와 유사하지만, 더 작은 블록 단위로 쪼개어 재귀적으로 계산하는 방식이다. 자릿수의 로그에 비례하는 계산 시간 지연이 발생하지만, 회로 규모는 자릿수에 비례한다.

캐리 스킵 가산기(캐리 바이패스 가산기)는 자리올림수가 특정 블록을 건너뛸 수 있도록 하여 지연 시간을 줄이는 방식이다.

4. 감산기 (Subtractor)

감산은 2의 보수를 사용하여 덧셈으로 변환하여 계산할 수 있다. 즉, 빼는 수의 각 비트를 반전(NOT)하고 1을 더한 후, 빼지는 수와 더하는 방식으로 감산을 수행할 수 있다. 이때, 최하위 비트의 가산에는 반가산기 대신 전가산기를 사용하고, 자리올림수 입력을 1로 고정한다.

일반적으로 유한 자릿수의 뺄셈은 보수를 사용하여 덧셈으로 바꿔 계산할 수 있다. 10진수의 경우, 9의 보수를 사용하며, 2진수에서는 1의 보수를 사용한다. 2진수에서 1의 보수는 각 비트를 반전(NOT)하는 것과 같다.

예를 들어, 2진수 "100101-010110"은 다음과 같이 계산할 수 있다.

빼는 수 010110의 각 비트를 반전(NOT)한다. → 101001
거기에 1을 더한다. → 101010
거기에 빼지는 수 100101을 더한다. → 1001111
최상위 자릿수를 무시한다. → 001111

감산 결과가 음수인 경우에는 출력 C가 0이 된다. 프로세서의 연산 장치에서는 뺄셈 시의 보로(borrow) 플래그를 덧셈용 캐리 플래그와 겸용하고, 하드웨어 단순화를 위해 보로 유무에 따라 캐리 플래그를 반대로 설정하는 경우가 있다. (예: 6502, POWER, ARM, PIC)

5. 직렬 가산기 (Serial Adder)

직렬 가산기는 워드 내의 비트를 최하위 비트(LSB)부터 차례대로 1비트씩 더해가는 가산기이다. 1개의 1비트 전가산기의 캐리 출력을 1클럭 신호를 지연시키는 플립플롭을 거쳐 자신의 캐리 입력에 연결한다.

이 직렬 가산기의 두 입력에 2개의 워드의 LSB부터 차례대로 동시에 입력하면, 출력에는 덧셈의 결과가 LSB부터 차례대로 출력된다. 레지스터에 시프트 레지스터나, 오래된 지연 기억 장치를 사용한 계산기와 궁합이 좋으며, 속도가 느린 대신에 적은 하드웨어 자원으로 가산기를 구현할 수 있다.

6. 그 외

6. 1. 양자 가산기

토폴리 및 CNOT 게이트를 사용한 양자 전가산기. 이 그림에서 점선 사각형으로 둘러싸인 CNOT 게이트는 ''B 출력''을 복원하기 위해 비계산이 필요하지 않은 경우 생략할 수 있다.

양자 가산기는 양자 컴퓨팅에서 덧셈 연산을 수행하는 회로이다. 토폴리 및 CNOT 양자 논리 게이트만 사용하여 양자 전가산기 및 반가산기를 생성할 수 있다.^[7]^[8]^[9] CNOT와 토폴리는 고전적인 논리 게이트이므로 동일한 회로를 고전적인 가역 계산으로 구현할 수도 있다.

양자 푸리에 변환은 낮은 회로 복잡도를 가지므로 숫자를 더하는 데에도 효율적으로 사용할 수 있다.^[10]^[11]^[12]

6. 2. 아날로그 가산기

아날로그 가산기는 아날로그 신호의 합을 계산하는 회로이다. 두 개의 입력 전류를 결합하면 해당 전류가 효과적으로 더해지는데, "합산 증폭기"^[13]라고도 알려진 이 기술은 덧셈 회로에서 트랜지스터 수를 줄이는 데 사용될 수 있다.^[13]

참조

_[1] 서적 Digital VLSI Design https://books.google[...] Prentice Hall India 2010
_[2] 간행물 Half Adder and Full Adder Circuits https://www.electron[...] 2021-04-15
_[3] 웹사이트 Einfache Schaltungsblöcke https://sus.ziti.uni[...] Universität Heidelberg 2021-09-05
_[4] 간행물 A Logic for High-Speed Addition https://nvlpubs.nist[...] National Bureau of Standards 1958
_[5] 간행물 Energy Efficient Design of High-Performance VLSI Adders https://www.acsel-la[...] IEEE Journal of Solid-State Circuits 2010-06
_[6] 간행물 Improving Multiplier Design By Using Improved Column Compression Tree And Optimized Final Adder In CMOS Technology https://www.acsel-la[...] IEEE Transactions on VLSI Systems 1995-06
_[7] 논문 Quantum mechanical computers Springer Science and Business Media LLC
_[8] 웹사이트 Code example: Quantum full adder https://www.quantum-[...] QuTech (Delft University of Technology (TU Delft) and the Netherlands Organisation for Applied Scientific Research (TNO))
_[9] 논문 A transmon-based quantum half-adder scheme https://paperity.org[...]
_[10] arXiv Addition on a Quantum Computer 2000-08-07
_[11] 논문 Quantum arithmetic with the quantum Fourier transform 2017-05-02
_[12] 논문 Quantum arithmetic operations based on quantum Fourier transform on signed integers
_[13] 웹사이트 Summing Amplifier is an Op-amp Voltage Adder https://www.electron[...] 2013-08-22
_[14] 서적 基礎コンピュータ工学東京電機大学出版局 2002
_[15] 문서 IT用語辞典e-words【加算器 / 加算回路】
_[16] 서적 2020年版基本情報技術者標準教科書オーム社
_[17] 서적 2010年版基本情報技術者標準教科書オーム社
_[18] 서적 ディジタル電子回路の基礎東京電機大学出版局 2003
_[19] 웹사이트 IT用語辞典BINARY【加算回路】 https://www.sophia-i[...]
_[20] 서적 論理回路昭晃堂 1997
_[21] 간행물 JIS C 0617-12:2011 電気用図記号第12部:二値論理素子
_[22] 서적 基礎から学べる論理回路森北出版 2002
_[23] 문서

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