논리 합성

1. 본문

논리 합성(Logic Synthesis)은 추상적인 회로 동작 사양을 논리 게이트 수준의 구현으로 변환하는 프로세스입니다. 좀 더 자세히 설명하면 다음과 같습니다.
논리 합성이란?

• 정의: 컴퓨터 공학에서, 레지스터 전송 수준(RTL)과 같은 추상적인 형태의 회로 동작 사양을 일반적으로 '합성 도구'라는 컴퓨터 프로그램을 사용하여 논리 게이트(and, or, not 등)로 구성된 구체적인 설계로 구현하는 과정입니다. ([1], [2])
• 목적: 주어진 제약 조건(속도, 면적, 전력 소비 등)을 만족시키면서, 사람이 이해하기 쉬운 고수준의 설계(RTL)를 실제 하드웨어로 구현 가능한 저수준의 게이트 수준 설계(netlist)로 변환하는 것입니다. ([3])
• 전자 설계 자동화(EDA): 논리 합성은 전자 설계 자동화(EDA)의 핵심 단계 중 하나이며, 배치 및 배선, 검증 등의 다른 단계들과 함께 집적 회로(IC) 설계 과정의 일부를 구성합니다. ([1])

논리 합성 과정:일반적으로 논리 합성은 다음과 같은 단계를 거칩니다.

1. RTL 코딩: VHDL, Verilog 등의 하드웨어 기술 언어(HDL)를 사용하여 원하는 회로의 동작을 레지스터 전송 수준(RTL)에서 기술합니다. ([2], [4])

2. 합성(Synthesis): 합성 도구는 RTL 코드를 분석하고, 논리 최적화, 기술 매핑(technology mapping) 등의 과정을 거쳐 게이트 수준의 netlist를 생성합니다. ([3], [5])

• Translation: RTL 코드를 논리 게이트로 변환합니다.
• Optimization: 불필요한 논리를 제거하고, 회로의 크기, 속도, 전력 소비 등을 최적화합니다.
• Mapping: 최적화된 논리를 특정 기술 라이브러리(target technology library)의 셀(cell)들에 매핑합니다.

3. 게이트 수준 Netlist 생성: 최종적으로 특정 제조 기술(technology library)에 맞는 게이트 수준의 netlist가 생성됩니다. ([3])
논리 합성 도구:

• 주요 논리 합성 소프트웨어 패키지 개발 및 공급 업체는 Synopsys, Cadence, Siemens입니다. ([2])
• 대표적인 합성 도구로는 Synopsys Design Compiler, Cadence Genus Synthesis Solution, Siemens Precision RTL 등이 있습니다. ([2]에서 언급된 도구들을 최신 정보로 업데이트)

논리 합성의 중요성:

• 설계 효율성 향상: 논리 합성을 통해 설계자는 복잡한 회로를 직접 게이트 수준에서 설계하는 대신, 더 추상적인 수준에서 설계를 진행할 수 있어 생산성이 향상됩니다.
• 최적화: 합성 도구는 사람이 직접 최적화하기 어려운 복잡한 최적화 작업을 자동으로 수행하여, 더 작고 빠르며 전력 효율적인 회로를 생성할 수 있습니다.
• 기술 독립성: RTL 코드는 특정 제조 기술에 종속되지 않으므로, 다른 기술로 변경하거나 재사용하기가 용이합니다.

HDL (하드웨어 기술 언어):HDL은 디지털 회로를 기술하는 데 사용되는 언어입니다. ([7])

• VHDL과 Verilog가 가장 널리 사용됩니다. ([2])
• HDL 설계 시에는 항상 회로도(schematic)를 생각해야 합니다. ([7])
• C와 같은 프로그래밍 언어와 유사하지만, HDL은 병렬적으로 실행되는 하드웨어를 기술한다는 점이 다릅니다.([7])