VHDL
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1. 개요
VHDL은 1983년 미국 국방부의 요청으로 개발된 하드웨어 설명 언어(HDL)로, 디지털 회로의 설계, 검증, 구현에 사용된다. 에이다 프로그래밍 언어를 기반으로 하며, IEEE 표준화를 거쳐 여러 버전으로 발전해왔다. VHDL은 시스템 동작 모델링 및 시뮬레이션을 통해 설계 검증을 가능하게 하며, 병렬 시스템 설명, 데이터 타입 지원, 코드 재사용 및 이식성 등의 장점을 가진다. VHDL 설계는 인터페이스를 정의하는 `entity`와 내부 동작을 기술하는 `architecture`로 구성되며, 시뮬레이션 및 합성에 사용된다. 다양한 표준 라이브러리를 제공하며, Aldec Active-HDL, Cadence Incisive, Mentor Graphics ModelSim 등 상용 시뮬레이터와 GHDL, nvc 등 오픈 소스 시뮬레이터가 있다.
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| VHDL - [IT 관련 정보]에 관한 문서 | |
|---|---|
| 기본 정보 | |
 | |
| 언어 | |
| 영어 | Nauru |
| 나우루어 | Naoero |
| 정치 | |
| 정치 체제 | 공화국 |
| 대통령 | 데이비드 아데앙 |
| 역사 | |
| 독립 | 1968년 1월 31일 (영국으로부터) |
| 지리 | |
| 인구 | |
| 2015년 | 10,000명 |
| 경제 | |
| 통화 | 오스트레일리아 달러 (AUD) |
| 기타 | |
| 국가 코드 | NR |
| 국가 도메인 | .nr |
| 전화 코드 | +674 |
| 웹사이트 | IEEE VASG |
| 추가 정보 | |
| 종류 | 병행, 반응형, 데이터 흐름 |
| 설계 | 1980년대 |
| 최신 버전 | IEEE 1076-2019 |
| 최신 버전 배포일 | 2019년 12월 23일 |
| 타이핑 | 강한 |
| 영향 받은 언어 | 에이다 파스칼 |
| 파일 확장자 | .vhd |
2. 역사
VHDL은 1983년 미국 국방부의 요청으로 주문형 반도체(ASIC)의 동작을 문서화하기 위해 개발되었다.[2] 이는 기존의 복잡한 매뉴얼 대신 회로 동작을 체계적으로 기술하기 위함이었다. 초기 VHDL은 에이다 프로그래밍 언어의 구문을 기반으로 개발되었으며,[2] 이후 IEEE 표준화 작업을 거쳐 현재의 형태와 문법을 갖추게 되었다.
VHDL 개발 초기에는 문서화 목적 외에도, 이 정보를 통해 ASIC을 시뮬레이션할 수 있다는 아이디어에 착안하여 VHDL 파일을 읽을 수 있는 논리 시뮬레이터가 개발되었다. 더 나아가 VHDL을 읽고 회로의 물리적 구현을 정의하는 논리 합성 도구도 개발되었다.
VHDL은 여러 차례 개정되면서 기능이 향상되고, 관련 표준(예: IEEE 1164)이 추가되어 다양한 데이터 유형 및 로직 처리를 지원하게 되었다. 주요 버전별 특징은 다음과 같다.
| 버전 | 주요 특징 |
|---|---|
| IEEE 1076-1987[3] | 숫자형(정수 및 실수), 논리형(비트 및 부울), 문자 및 시간, bit의 배열인 bit_vector와 문자열인 character 등 광범위한 데이터 유형 포함. |
| IEEE 1164 | 9-값 논리 유형인 스칼라 std_logic과 해당 벡터 버전 std_logic_vector를 정의. |
| IEEE 1076-1993[6] | 구문 일관성 향상, 이름 지정 유연성, ISO-8859-1 인쇄 가능 문자 허용, xnor 연산자 추가. |
| IEEE 1076-2000[7] | 보호된 유형(C++의 클래스 개념과 유사) 추가, 포트 매핑 규칙 제한 제거. |
| IEEE 1076-2002[8] | 버퍼 포트(buffer ports)와 관련된 규칙 완화. |
| IEEE 1076-2008[4] | PSL의 기본 서브셋 통합, 패키지 및 서브프로그램에 대한 제네릭 허용, 외부 이름(external names) 사용 도입. |
VHDL은 다음과 같은 특징을 가진다.
3. 특징
3. 1. 데이터 타입
VHDL은 광범위한 데이터 유형을 포함한다. 초기 버전인 IEEE 1076-1987[3]에서는 숫자형(정수, 실수), 논리형(비트, 부울), 문자, 시간 및 그 배열로서 `bit`의 배열인 `bit_vector`와 문자열인 `character`를 포함했다.
그러나 이 버전에서는 신호의 구동 강도(없음, 약함 또는 강함)와 알 수 없는 값을 고려하는 "다치 논리"가 해결되지 않았다. 이는 IEEE 표준 1164[3]가 필요했으며, 여기서는 9치 논리 유형인 스칼라 `std_logic`과 해당 벡터 버전 `std_logic_vector`를 정의한다. `std_logic` 유형의 신호는 `std_Ulogic` 부모 유형의 해결된 하위 유형으로서, 버스 구조를 모델링하기 위해 여러 드라이빙을 허용하며, 연결된 해상도 함수가 충돌하는 할당을 적절하게 처리한다.
3. 2. 병렬 처리
VHDL은 하드웨어의 병렬성을 처리하는 구문을 가지고 있지만, 이러한 구문(''프로세스'')은 Ada의 병렬 구문(''태스크'')과는 다르다.[13] VHDL은 데이터 흐름 언어로, BASIC, C 및 어셈블리 코드와 같은 절차적 프로그래밍 언어와 달리, 모든 문이 동시에 실행되는 것으로 간주된다.[13]
3. 3. 강력한 타입 시스템
VHDL은 완전한 타입 시스템을 갖추고 있어, 설계자는 이를 통해 레코드 타입 선언 등 더욱 구조화된 코드를 작성할 수 있다.[16]
3. 4. 재사용성 및 이식성
VHDL 프로젝트는 다목적이다. 한 번 생성된 계산 블록은 다른 많은 프로젝트에서 사용할 수 있다. 그러나 용량 매개변수, 메모리 크기, 요소 기반, 블록 구성 및 상호 연결 구조와 같은 많은 형성 및 기능 블록 매개변수를 조정할 수 있다.[16]
VHDL 프로젝트는 이식 가능하다. 하나의 요소 기반으로 생성된 컴퓨팅 장치 프로젝트는 VLSI와 같은 다양한 기술을 가진 다른 요소 기반으로 이식할 수 있다.[16]
4. 설계
VHDL에서 설계는 최소한 인터페이스를 설명하는 entity영어와 실제 구현을 포함하는 architecture영어로 구성된다.[15] 대부분의 설계는 라이브러리 모듈을 가져온다. 일부 설계에는 여러 아키텍처와 configuration영어도 포함된다.
- entity영어: 외부와의 인터페이스를 정의하며, 입출력 포트(port)를 선언한다.
- architecture영어: entity영어의 내부 동작을 기술하며, 신호(signal), 프로세스(process), 컴포넌트(component) 등을 포함할 수 있다.
VHDL의 간단한 AND 게이트는 다음과 같이 표현할 수 있다.
```vhdl
- - (이것은 VHDL 주석입니다)
/*
이것은 블록 주석입니다 (VHDL-2008)
- /
- - IEEE 라이브러리에서 std_logic 가져오기
library IEEE;
use IEEE.std_logic_1164.all;
- - 이것은 엔티티입니다
entity ANDGATE is
port (
I1 : in std_logic;
I2 : in std_logic;
O : out std_logic);
end entity ANDGATE;
- - 이것은 아키텍처입니다
architecture RTL of ANDGATE is
begin
O <= I1 and I2;
end architecture RTL;
```
(여기서 `RTL`은 Register Transfer Level영어 설계를 의미한다.)
위 예제에서 많은 부분은 선택 사항이거나 한 번만 작성하면 된다. 일반적으로 간단한 기능은 별도의 모듈을 갖는 대신 더 큰 동작 모듈의 일부이다. `std_logic` 유형과 같은 요소를 사용하면 9-밸류 논리 (U영어, X영어, 0영어, 1영어, Z영어, W영어, H영어, L영어, -영어) 형식을 사용하게 되어, 설계자에게 강력한 시뮬레이션 및 디버깅 도구를 제공한다.
5. 코드 예제
VHDL은 하드웨어 설계를 기술하는 데 사용되는 언어이며, 최소한 인터페이스를 설명하는 ''엔티티(entity)''와 실제 구현을 포함하는 ''아키텍처(architecture)''로 구성된다. 대부분의 설계는 라이브러리 모듈을 가져오며, 일부 설계에는 여러 아키텍처와 ''구성(configuration)''도 포함된다.
VHDL 코드 예시는 다음과 같다:
- AND 게이트, MUX, 래치, D 플립플롭, 카운터: AND 게이트, MUX, 래치, D 플립플롭, 카운터에 대한 자세한 VHDL 코드는 해당 섹션을 참조.
- 시뮬레이션 전용 구문:
VHDL 코드 중에는 하드웨어로 합성되지 않고 시뮬레이션을 위해서만 사용되는 구문들이 있다.
- 50 MHz 클럭을 생성하는 코드:
```vhdl
process
begin
CLK <= '1'; wait for 10 NS;
CLK <= '0'; wait for 10 NS;
end process;
```
이 코드는 실제 하드웨어에서 동작하려면 클럭 신호를 별도로 만들어 주어야 한다.
- 시뮬레이션을 위해 여러 가지 신호를 만들어 VHDL 코드 모듈에 입력으로 사용하는 예시:
```vhdl
process
begin
wait until START = '1'; -- START가 high가 될 때까지 대기
for i in 1 to 10 loop -- 그 다음 몇 클록 주기를 기다립니다...
wait until rising_edge(CLK);
end loop;
for i in 1 to 10 loop -- 매 사이클마다 숫자 1부터 10까지 DATA에 씁니다
DATA <= to_unsigned(i, 8);
wait until rising_edge(CLK);
end loop;
- - 출력 변경될 때까지 대기
wait on RESULT;
- - 이제 클록 주기 동안 ACK를 높입니다
ACK <= '1';
wait until rising_edge(CLK);
ACK <= '0';
- - 등등...
end process;
```
시뮬레이션 전용 구조는 매우 짧은 시간 안에 복잡한 파형을 구축하는 데 사용될 수 있다. 이러한 파형은 복잡한 설계에 대한 테스트 벡터, 또는 향후 구현될 일부 합성 로직의 프로토타입으로 사용할 수 있다.
5. 1. AND 게이트
VHDL을 이용한 간단한 논리연산 중 AND 게이트는 다음과 같다.```vhdl
- - (이것은 VHDL 주석입니다)
/*
이것은 블록 주석입니다 (VHDL-2008)
- /
- - IEEE 라이브러리에서 std_logic 가져오기
library IEEE;
use IEEE.std_logic_1164.all;
- - 이것은 엔티티입니다
entity ANDGATE is
port (
I1 : in std_logic;
I2 : in std_logic;
O : out std_logic);
end entity ANDGATE;
- - 이것은 아키텍처입니다
architecture RTL of ANDGATE is
begin
O <= I1 and I2;
end architecture RTL;
```
(
RTL은 ''레지스터 전송 레벨'' 설계를 의미한다.) 위 예제는 HDL 초보자에게는 장황하게 보일 수 있지만, 많은 부분은 선택 사항이거나 한 번만 작성하면 된다. 일반적으로 이와 같은 간단한 기능은 별도의 모듈을 갖는 대신 더 큰 동작 모듈의 일부로 작성된다. 또한 `std_logic` 유형과 같은 요소를 사용하면 처음에는 과잉으로 보일 수 있다. 내장된 `bit` 유형을 쉽게 사용하여 처음에 라이브러리 가져오기를 피할 수 있다. 그러나 간단한 비트(0,1) 대신 다치 논리, 특히 9-밸류 논리 (U,X,0,1,Z,W,H,L,-) 형식을 사용하면 현재 다른 HDL에는 없는 매우 강력한 시뮬레이션 및 디버깅 도구를 설계자에게 제공한다.[17]5. 2. MUX (멀티플렉서)
멀티플렉서(MUX)는 논리 회로에서 다양하게 사용되는 요소이다. 선택 입력 `S`에 따라 입력 `A`와 `B` 중 하나를 선택하여 출력 `X`에 반영한다.다음은 VHDL로 MUX를 표현한 예시이다.[17]
```VHDL
X <= A when S = '1' else B;
```
이는 VHDL에서 MUX를 표현하는 여러 방법 중 하나이다.
다음은 4x3 입력과 2비트 선택 신호를 갖는 더 복잡한 MUX 예시이다.
```vhdl
library IEEE;
use IEEE.std_logic_1164.all;
entity mux4 is
port(
a1 : in std_logic_vector(2 downto 0);
a2 : in std_logic_vector(2 downto 0);
a3 : in std_logic_vector(2 downto 0);
a4 : in std_logic_vector(2 downto 0);
sel : in std_logic_vector(1 downto 0);
b : out std_logic_vector(2 downto 0)
);
end mux4;
architecture rtl of mux4 is
begin
p_mux : process(a1,a2,a3,a4,sel)
begin
case sel is
when "00" => b <= a1 ;
when "01" => b <= a2 ;
when "10" => b <= a3 ;
when others => b <= a4 ;
end case;
end process p_mux;
end rtl;
5. 3. 래치(Latch)
트랜스페어런스 래치는 메모리의 한 비트 정보를 저장하고 유지하는 회로로, 게이트 신호 ''enable''에 의해 입력 D가 출력된다.VHDL에서 D 래치는 다음과 같이 표현할 수 있다.[17]
- - latch template 1:
Q <= D when Enable = '1' else Q;
- - latch template 2:
process(D,Enable)
begin
if Enable = '1' then
Q <= D;
end if;
end process;
5. 4. D 플립플롭(Flip-Flop)
D 플립플롭은 클럭 신호의 상승 또는 하강 엣지에서 입력 D의 값이 출력 Q에 반영되는 회로이다.다음은 비동기 RESET 신호를 가진 플립플롭의 예시이다:
```vhdl
DFF : process(RST, CLK)
begin
if RST = '1' then
Q <= '0';
elsif rising_edge(CLK) then
Q <= D;
end if;
end process DFF;
```
VHDL에서는 '''event''' 신호 특성을 사용하여 엣지 트리거(edge-triggered) 동작을 표현할 수도 있다.
''event''를 사용한 엣지 표현 예시는 다음과 같다:
```vhdl
DFF : process(RST, CLK)
begin
if RST = '1' then
Q <= '0';
elsif CLK'event and CLK = '1' then
Q <= D;
end if;
end process DFF;
5. 5. 카운터(Counter)
vhdllibrary IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all; -- unsigned형을 위해
entity COUNTER is
generic (
WIDTH : in natural := 32);
port (
RST : in std_logic;
CLK : in std_logic;
LOAD : in std_logic;
Q : out std_logic_vector(WIDTH-1 downto 0));
end entity COUNTER;
architecture RTL of COUNTER is
signal CNT : unsigned(WIDTH-1 downto 0);
begin
process(RST, CLK) is
begin
if RST = '1' then
CNT <= (others => '0');
elsif rising_edge(CLK) then
if LOAD = '1' then
CNT <= unsigned(DATA); -- unsigned형으로 변환
else
CNT <= CNT + 1;
end if;
end if;
end process;
Q <= std_logic_vector(CNT); -- type is converted back to std_logic_vector
end architecture RTL;
```
위 코드는 VHDL-2008 표준을 따르며, `numeric_std` 패키지를 사용하여 `unsigned` 타입을 사용하고 타입 변환을 수행한다. 비동기 ''RESET''과 함께 증감 카운터 예시이다. 32비트 카운터로 'unsigned' 형이다. 이를 위해 'unsigned', 'std_logic_vector', VHDL ''generics''을 사용하였다.
5. 6. 시뮬레이션 전용 구문
VHDL 코드 중에는 하드웨어로 합성되지 않고 시뮬레이션을 위해서만 사용되는 구문들이 있다.다음은 50 MHz 클럭 신호를 표현하는 예시이다. 이는 실제 하드웨어 회로의 시뮬레이션 입력 신호로 사용하기 위해 시뮬레이션에서만 클럭이 생성되는 코드이다.
```vhdl
process
begin
CLK <= '1'; wait for 10 NS;
CLK <= '0'; wait for 10 NS;
end process;
```
이 코드는 실제 하드웨어에서 동작하려면 클럭 신호를 별도로 만들어 주어야 한다.
다음은 시뮬레이션을 위해 여러 가지 신호를 만들어 VHDL 코드 모듈에 입력으로 사용하는 예시이다.
```vhdl
process
begin
wait until START = '1'; -- START가 high가 될 때까지 대기
for i in 1 to 10 loop -- 그 다음 몇 클록 주기를 기다립니다...
wait until rising_edge(CLK);
end loop;
for i in 1 to 10 loop -- 매 사이클마다 숫자 1부터 10까지 DATA에 씁니다
DATA <= to_unsigned(i, 8);
wait until rising_edge(CLK);
end loop;
- - 출력 변경될 때까지 대기
wait on RESULT;
- - 이제 클록 주기 동안 ACK를 높입니다
ACK <= '1';
wait until rising_edge(CLK);
ACK <= '0';
- - 등등...
end process;
```
시뮬레이션 전용 구조는 매우 짧은 시간 안에 복잡한 파형을 구축하는 데 사용될 수 있다. 이러한 파형은 복잡한 설계에 대한 테스트 벡터 또는 향후 구현될 일부 합성 로직의 프로토타입으로 사용할 수 있다.
6. 표준 라이브러리
VHDL 표준 라이브러리는 여러 패키지로 구성되어 있으며, 그중 가장 널리 사용되는 것은 IEEE 표준 패키지이다.
- '''IEEE 1164''': 다치 논리 시스템 (std_logic_1164)을 정의한다. 9가지 값(U, X, 0, 1, Z, W, L, H, -)을 가지는 `std_logic` 및 `std_logic_vector` 타입을 제공하여, 신호의 구동 강도(없음, 약함, 강함)와 불확정 값을 표현할 수 있다. 버스 구조를 모델링할 때 유용하다.[3]
- '''numeric_std''': `signed` 및 `unsigned` 타입과 산술 연산 함수를 정의하여, 벡터에 대한 산술 연산을 쉽게 수행할 수 있도록 한다.[18]
- '''std_logic_1164'''의 하위 패키지:[18]
- std_logic_arith
- std_logic_unsigned
- std_logic_signed
- std_logic_misc
이 외에도 다음과 같은 IEEE 표준 패키지들이 존재한다.[18]
7. VHDL 시뮬레이터
VHDL은 ASIC의 동작을 문서화하기 위해 개발되었으며, 이를 시뮬레이션하기 위한 논리 시뮬레이터가 개발되었다.
상용 시뮬레이터는 다음과 같다:
- Aldec Active-HDL
- 케이던스(Cadence) Incisive
- 멘토 그래픽스 ModelSim
- 멘토 그래픽스 Questa Advanced Simulator
- 시놉시스(Synopsys) VCS-MX[19]
- 자일링스(Xilinx) Vivado Design Suite (Vivado 시뮬레이터 포함)
기타 시뮬레이터는 다음과 같다:
- [http://www.edaplayground.com EDA Playground] - 무료 웹 브라우저 기반 VHDL IDE (시놉시스 VCS, 케이던스 Incisive, Aldec Riviera-PRO 및 GHDL을 VHDL 시뮬레이션에 사용)
- [http://ghdl.free.fr/ GHDL] - VHDL 프로그램을 실행할 수 있는 오픈 소스[20] VHDL 컴파일러
- [http://www.freerangefactory.org/boot.html boot] by freerangefactory.org - GHDL과 [http://gtkwave.sourceforge.net/ GTKWave]를 기반으로 하는 VHDL 컴파일러 및 시뮬레이터
- [http://www.symphonyeda.com/ VHDL Simili] by Symphony EDA - 무료 상업용 VHDL 시뮬레이터
- [https://github.com/nickg/nvc nvc] by Nick Gasson - 오픈 소스 VHDL 컴파일러 및 시뮬레이터[21][22]
- [http://freehdl.seul.org/ freehdl] by Edwin Naroska - 2001년부터 중단된 오픈 소스 VHDL 시뮬레이터[23]
8. 관련 기술
Verilog는 VHDL과 함께 널리 사용되는 하드웨어 기술 언어이다. SystemVerilog는 Verilog의 확장판으로, 검증 기능이 강화되었다. C/C++는 VHDL과 함께 사용되어 시스템 레벨 모델링 및 검증에 활용될 수 있다. (VHDL Procedural Interface(VHPI)를 통해 연동) 프로그래머블 논리 소자(PLD)는 VHDL로 설계된 회로를 구현하는 데 사용되는 하드웨어이다.[24][25][26][27][28]
참조
[1]
서적
The VHDL Handbook
https://books.google[...]
Springer Science & Business Media
1989-06-30
[2]
서적
Military Standard, Standard general requirements for electronic equipment
http://everyspec.com[...]
2017-11-15
[3]
서적
1076-1987 – IEEE Standard VHDL Language Reference Manual
[4]
서적
1076-2008 – IEEE Standard VHDL Language Reference Manual
[5]
웹사이트
IEEE P1076 Working Group VHDL Analysis and Standardization Group (VASG)
https://ieee-p1076.g[...]
[6]
서적
1076-1993 – IEEE Standard VHDL Language Reference Manual
[7]
서적
1076-2000 – IEEE Standard VHDL Language Reference Manual
[8]
서적
1076-2002 – IEEE Standard VHDL Language Reference Manual
[9]
서적
IEC 61691-1-1 First edition 2004-10; IEEE 1076 — IEC/IEEE Behavioural Languages – Part 1-1: VHDL Language Reference Manual (Adoption of IEEE Std 1076-2002)
[10]
서적
1076c-2007 – IEEE Standard VHDL Language Reference Manual Amendment 1: Procedural Language Application Interface
[11]
서적
61691-1-1-2011 — Behavioural languages – Part 1-1: VHDL Language Reference Manual
[12]
웹사이트
IEEE 1076.6-2004 - IEEE Standard for VHDL Register Transfer Level (RTL) Synthesis
https://standards.ie[...]
[13]
웹사이트
ELEC3017 - Simulation
http://users.ecs.sot[...]
University of Southampton
2017-02-23
[14]
웹사이트
Why should I care about Transparent Latches?
http://www.doulos.co[...]
Doulos
2012-12-22
[15]
웹사이트
Clock Generation
http://www.doulos.co[...]
Doulos
2012-12-22
[16]
웹사이트
A structured VHDL Design Method
http://gaisler.com/d[...]
2017-11-15
[17]
웹사이트
VHDL Logical Operators and Signal Assignments for Combinatorial Logic
https://www.fpgatuto[...]
2020-05-16
[18]
웹사이트
VHDL Data types and Operators available in the IEEE Standard Packages
http://www-micro.dei[...]
Polytechnic University of Turin
2011-04-05
[19]
웹사이트
VCS: Industry's Highest Performance Simulation Solution
https://www.synopsys[...]
[20]
웹사이트
Copyrights {{!}} Licenses
https://ghdl.readthe[...]
readthedocs.io
[21]
웹사이트
Writing a VHDL compiler
https://www.doof.me.[...]
2011-11-05
[22]
웹사이트
NVC - VHDL Compiler and Simulator
https://www.nickg.me[...]
2023-07-22
[23]
웹사이트
freehdl: By Thread
https://web.archive.[...]
[24]
웹사이트
1076-1993 IEEE Standard VHDL Language Reference Manual
http://ieeexplore.ie[...]
[25]
웹사이트
1076-2000 IEEE Standard VHDL Language Reference Manual
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[26]
웹사이트
1076-2002 IEEE Standard VHDL Language Reference Manual
http://ieeexplore.ie[...]
[27]
웹사이트
1076-2008 IEEE Standard VHDL Language Reference Manual
http://ieeexplore.ie[...]
[28]
웹사이트
1076-2019 - IEEE Standard for VHDL Language Reference Manual
https://ieeexplore.i[...]
IEEE
2023-03-23
[29]
웹인용
IEEE Standard VHDL Analog and Mixed-Signal Extensions," IEEE Std 1076.1-1999 , vol., no., pp.i,, 1999
http://ieeexplore.ie[...]
IEEE standards
2013-09-21
[30]
웹인용
Xilinx 도구 내려받기
https://www.xilinx.c[...]
Xilix
2020-06-22
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