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XDR DRAM

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목차

1. 개요

XDR DRAM은 소형, 고대역폭 시스템, 고성능 메모리 애플리케이션 및 고급 GPU에 사용하도록 설계된 메모리 기술이다. 옥탈 데이터 속도(ODR) 기술과 DRSL 기술을 사용하여 4.8GHz에서 9.6GB/s의 데이터 전송 속도를 구현한다. 주요 기능으로는 양방향 차동 램버스 신호 레벨, 8뱅크 메모리 아키텍처, 동적 요청 스케줄링 등이 있다. XDR DRAM은 소니의 플레이스테이션 3 콘솔에 채택되었으며, 3.2Gbit/초의 데이터 전송 속도와 25.6GB/초의 메모리 대역폭을 실현했다.

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XDR DRAM
XDR DRAM
유형임의 접근 기억 장치
개발자램버스
소개2003년
기반DDR SDRAM
버스 폭8비트
클럭 속도200 - 400 MHz
데이터 전송률1.6 - 3.2 기가비트/초
핀 당 데이터 전송률1.6 - 3.2 기가비트/초
전압1.2 볼트
핀 수214 핀
모듈 크기128 - 512 메가바이트

2. 특징

XDR은 소형, 고대역폭 소비자 시스템, 고성능 메모리 애플리케이션 및 고급 GPU에 효과적이도록 설계되었다. 초기 RDRAM의 문제점이었던 높은 지연 시간 문제를 해결했다. XDR DRAM은 핀당 대역폭에 중점을 두어 PCB 생산 비용을 효과적으로 제어할 수 있는데, 이는 동일한 대역폭에 더 적은 수의 레인이 필요하기 때문이다. 램버스는 해당 기술에 대한 권리를 보유하며, XDR은 소니가 플레이스테이션 3 콘솔에서 사용했다.[8][1]

XDR의 주요 특징은 다음과 같다.


  • 1 클럭으로 8비트를 전송하여 데이터 전송 속도가 기본 클럭의 8배가 되는 "ODR(Octal Data Rate)" 기술을 채용하였다.
  • 저전력·고성능을 가능하게 하는 0.2V의 소진폭 차동 신호 "DRSL(Differential Rambus Signaling Level)" 기술을 사용하였다.
  • 4.8GHz 동작의 제품은 9.6GB/s의 데이터 전송 속도를 실현하며, DDR2-800 메모리의 전송 속도와 비교하여 약 6배이다.[5]

2. 1. 성능

XDR은 소형, 고대역폭 소비자 시스템, 고성능 메모리 애플리케이션 및 고급 GPU에 효과적이도록 설계되었다. XDR은 초기 형태의 RDRAM을 괴롭혔던 유난히 높은 지연 시간 문제를 제거했다. 또한 XDR DRAM은 핀당 대역폭을 강조하여 PCB 생산 비용 관리에 도움이 될 수 있다. 이는 동일한 대역폭에 더 적은 레인이 필요하기 때문이다. 램버스(Rambus)가 이 기술의 권리를 소유하고 있다. XDR은 소니가 플레이스테이션 3 콘솔에 사용했다.[1]

1 클럭으로 8비트를 전송하여 데이터 전송 속도가 기본 클럭의 8배가 되는 "ODR(Octal Data Rate)" 기술, 저전력·고성능을 가능하게 하는 0.2V의 소진폭 차동 신호 "DRSL(Differential Rambus Signaling Level)" 기술 등을 채용하여 4.8GHz 동작의 제품은 9.6GB/s의 데이터 전송 속도를 실현하며, DDR2-800 메모리의 전송 속도와 비교하여 약 6배이다.[5]

항목내용
초기 클럭 속도400MHz
옥탈 데이터 속도(ODR)레인당 클럭 사이클당 8비트
각 칩 제공 레인 수8, 16, 32개 (프로그래밍 가능)
최대 전송 속도900MHz(유효 7.2GHz)에서 최대 230.4Gbit/s (28.8GB/s)[2]
요청 패킷1.25/2.0/2.5/3.33 ns
동작 클럭400/500/600/800MHz
전송률3.2/4.0/4.8/6.4GHz, (7.2GHz)
동작 전압1.8V, (1.5V)


  • ( )는 2010년 4월, 로드맵 변경 후 추가된 규격

2. 2. 기능

XDR은 소형, 고대역폭 소비자 시스템, 고성능 메모리 애플리케이션 및 고급 GPU에 효과적이도록 설계되었다. 초기 RDRAM의 문제점이었던 높은 지연 시간 문제를 해결했다. XDR DRAM은 핀당 대역폭에 중점을 두어 PCB 생산 비용을 효과적으로 제어할 수 있는데, 이는 동일한 대역폭에 더 적은 수의 레인이 필요하기 때문이다. 램버스는 해당 기술에 대한 권리를 보유하며, XDR은 소니가 플레이스테이션 3 콘솔에서 사용했다.[8][1]

XDR의 주요 기능은 다음과 같다.

  • 양방향 차동 램버스 신호 레벨(DRSL): 차동 오픈 컬렉터 드라이버를 사용하며, 전압 스윙은 0.2V이다. 이는 LVDS와는 다르다.
  • 프로그래밍 가능한 온칩 종단
  • 적응형 임피던스 매칭
  • 8뱅크 메모리 아키텍처
  • 최대 풀 대역폭에서 4개의 뱅크 인터리브 트랜잭션
  • 점대점 데이터 상호 연결
  • 칩 스케일 패키지 패키징
  • 동적 요청 스케줄링
  • 최대 효율을 위한 쓰기 후 조기 읽기 지원
  • 제로 오버헤드 리프레시
  • 1 클럭으로 8비트를 전송하여 데이터 전송 속도가 기본 클럭의 8배가 되는 "ODR(Octal Data Rate)" 기술
  • 저전력·고성능을 가능하게 하는 0.2V의 소진폭 차동 신호 "DRSL(Differential Rambus Signaling Level)" 기술


4. 8GHz 동작의 제품은 9.6GB의 데이터 전송 속도를 실현하며, 이는 DDR2-800 메모리의 전송 속도와 비교하여 약 6배이다.[5]

2. 3. 전력 요구 사항


  • 양방향 차동 램버스 신호 레벨(DRSL)
  • 차동 오픈 컬렉터 드라이버를 사용하며, 전압 스윙은 0.2V이다. 이는 LVDS와는 다르다.
  • 프로그래밍 가능한 온칩 종단
  • 적응형 임피던스 매칭
  • 1.8V Vdd
  • 프로그래밍 가능한 초저전압 DRSL 200mV 스윙
  • 저전력 PLL/DLL 설계
  • 전원 차단 자체 새로 고침 지원
  • 핀당 I/O 전원 차단
  • 동작 전압 - 1.8V (2010년 4월 로드맵 변경 후 1.5V 규격 추가)

3. 프로토콜

XDR DRAM 칩은 고속 신호를 위해 차동 클럭 입력(CFM/CFMN), 12비트 단종 요청/명령 버스(RQ11..0), 최대 16비트 폭의 양방향 차동 데이터 버스(DQ15..0/DQN15..0)를 사용한다.[9] 요청 버스는 여러 메모리 칩에 병렬 연결될 수 있지만, 데이터 버스는 점대점(point-to-point) 방식으로 하나의 RAM 칩만 연결 가능하다.

메모리 컨트롤러는 다양한 양의 메모리를 지원하기 위해 프로그래밍 가능한 인터페이스 폭을 가진다. 예를 들어, 32비트 DRAM 컨트롤러는 16비트 칩 2개, 8비트 칩 4개, 또는 최대 2비트 인터페이스 칩 16개를 지원할 수 있다.

각 칩은 저속 직렬 버스로 기능을 결정하고 인터페이스를 구성한다. 이 버스는 리셋 라인(RST), 직렬 명령 입력(CMD), 직렬 클럭(SCK)의 세 가지 공유 입력과, 데이지 체인 방식으로 연결되어 메모리 컨트롤러의 단일 핀에 연결되는 직렬 데이터 입/출력 라인(SDI, SDO)으로 구성된다.

모든 단종 라인은 액티브 로우 방식으로, 낮은 전압에서 신호가 어서트(assert)되거나 논리 1로 표시된다.

요청 버스는 클럭 입력을 기준으로 더블 데이터 전송률로 작동하며, CFM의 하강 에지에서 시작하는 12비트 전송 두 번으로 24비트 명령 패킷을 만든다. 데이터 버스는 클럭 속도의 8배로 작동하여, 400MHz 클럭에서 3200MT/s를 생성한다. 모든 데이터 읽기 및 쓰기는 2클럭 사이클 동안 지속되는 16회 전송 버스트로 작동한다.

DRAM 컨트롤러는 다양한 명령 간 최소 시간을 보장하는 타이밍 제약 조건을 충족해야 한다. 일부 명령은 지연 필드를 포함하여, 지정된 클럭 사이클 수만큼 명령 효과를 지연시켜 여러 명령(다른 뱅크)을 동일 클럭 사이클에 적용할 수 있게 한다.

3. 1. 요청 패킷 형식

XDR DRAM의 요청 패킷은 24비트 길이이며, 클럭 신호의 하강 에지에서 시작하는 두 번의 연속적인 12비트 전송으로 구성된다.[9] 각 12비트 전송은 RQ11부터 RQ0까지 12개의 요청 신호(RQ)를 포함한다.

요청 패킷은 다음과 같은 여러 종류의 명령을 포함한다.

  • NOP (No Operation): 아무런 동작도 수행하지 않는다.
  • 열 읽기/쓰기 (Column Read/Write): 메모리 셀의 특정 열에서 데이터를 읽거나 쓴다.
  • 보정/전원 끄기 (Calibrate/Power Down): 메모리 칩을 보정하거나 전원을 끈다.
  • 사전 충전/새로 고침 (Precharge/Refresh): 메모리 뱅크를 사전 충전하거나 새로 고침한다.
  • 행 활성화 (Row Activate): 메모리 셀의 특정 행을 활성화한다.
  • 마스크 쓰기 (Mask Write): 쓰기 작업 시 특정 비트를 마스크하여 데이터의 일부만 변경한다.


각 명령은 연산 코드(opcode)와 오퍼랜드(operands)로 구성된다. 연산 코드는 명령의 종류를 나타내고, 오퍼랜드는 명령 실행에 필요한 추가 정보를 제공한다. 예를 들어, 열 읽기/쓰기 명령은 열 주소, 쓰기/읽기 비트 등을 오퍼랜드로 포함한다.

아래 표는 XDR DRAM 요청 패킷의 형식과 각 명령에 대한 비트 할당을 자세히 보여준다.[3][9]

XDR DRAM 요청 패킷 형식
클럭 에지비트NOP열 읽기/쓰기보정/전원 끄기사전 충전/새로 고침행 활성화마스크 쓰기
비트비트설명비트설명비트설명비트설명비트설명
↓RQ1100COL 연산 코드0COLX 연산 코드0ROWP 연산 코드0ROWA 연산 코드1COLM 연산 코드
↓RQ1000001M3쓰기 마스크
낮은 비트
↓RQ90011R9행 주소
높은 비트		M2
↓RQ80101R10M1
↓RQ7xWRX쓰기/읽기 비트x예약됨POP1사전 충전 지연 (0–3)R11M0
↓RQ6xC8열 주소
높은 비트		xPOP0R12예약됨C8열 주소
높은 비트
↓RQ5xC9xx예약됨R13C9
↓RQ4xC10예약됨xxR14C10예약됨
↓RQ3xC11XOP3서브 연산 코드xR15C11
↓RQ2xBC2뱅크 주소XOP2BP2사전 충전 뱅크BA2뱅크 주소BC2뱅크 주소
↓RQ1xBC1XOP1BP1BA1BC1
↓RQ0xBC0XOP0BP0BA0BC0
↑RQ11xDELC명령 지연 (0–1)x예약됨POP2사전 충전 활성화DELA명령 지연 (0–1)M7쓰기 마스크
높은 비트
↑RQ10xx예약됨xROP2새로 고침 명령R8행 주소
낮은 비트		M6
↑RQ9xxxROP1R7M5
↑RQ8xxxROP0R6M4
↑RQ7xC7열 주소
낮은 비트		xDELR1새로 고침 지연 (0–3)R5C7열 주소
낮은 비트
↑RQ6xC6xDELR0R4C6
↑RQ5xC5xx예약됨R3C5
↑RQ4xC4xxR2C4
↑RQ3xSC3서브 열 주소xxR1SC3서브 열 주소
↑RQ2xSC2xBR2새로 고침 뱅크R0SC2
↑RQ1xSC1xBR1SR1서브 행 주소SC1
↑RQ0xSC0xBR0SR0SC0



일부 명령은 지연 필드를 포함하여, 지정된 클럭 사이클 수만큼 해당 명령의 효과를 지연시킬 수 있다. 이를 통해 서로 다른 뱅크에 대한 여러 명령을 동일한 클럭 사이클에 적용할 수 있다.

3. 2. 로우 액티베이트

로우 액티베이트(Row Activate)는 메모리 타이밍에서 표준 SDRAM의 활성화 명령과 동일하게 작동하며, 뱅크의 감지 증폭기 어레이에 로드될 행 주소를 지정한다. 전력 절약을 위해 칩은 감지 증폭기 어레이의 일부만 활성화하도록 구성될 수 있다. 이 경우 SR1..0 비트는 활성화할 행의 절반 또는 1/4을 지정하며, 후속 읽기/쓰기 명령의 열 주소는 해당 부분으로 제한되어야 한다. 새로 고침 작업은 항상 전체 행을 사용한다.[9]

XDR DRAM 요청 패킷에서 로우 액티베이트 부분은 다음과 같은 형식으로 구성된다.[9]

XDR DRAM 요청 패킷 포맷 (로우 액티베이트 부분)
클럭
에지		비트설명
↓RQ110
↓RQ101
↓RQ9R9 (행 주소, 높은 비트)
↓RQ8R10 (행 주소, 높은 비트)
↓RQ7R11 (행 주소, 높은 비트)
↓RQ6R12 (행 주소, 높은 비트)
↓RQ5R13 (행 주소, 높은 비트)
↓RQ4R14 (행 주소, 높은 비트)
↓RQ3R15 (행 주소, 높은 비트)
↓RQ2BA2 (뱅크 주소)
↓RQ1BA1 (뱅크 주소)
↓RQ0BA0 (뱅크 주소)
↑RQ11DELA (명령 지연, 0–1)
↑RQ10R8 (행 주소, 낮은 비트)
↑RQ9R7 (행 주소, 낮은 비트)
↑RQ8R6 (행 주소, 낮은 비트)
↑RQ7R5 (행 주소, 낮은 비트)
↑RQ6R4 (행 주소, 낮은 비트)
↑RQ5R3 (행 주소, 낮은 비트)
↑RQ4R2 (행 주소, 낮은 비트)
↑RQ3R1 (행 주소, 낮은 비트)
↑RQ2R0 (행 주소, 낮은 비트)
↑RQ1SR1 (서브 행 주소)
↑RQ0SR0 (서브 행 주소)


3. 3. 읽기/쓰기 명령

XDR DRAM에서 읽기/쓰기 명령은 24비트 명령 패킷으로 구성되며, 클럭 입력을 기준으로 두 번의 연속적인 12비트 전송으로 이루어진다. 이 패킷은 열 주소, 뱅크 주소, 쓰기/읽기 비트 등을 포함한다. 데이터 버스는 클럭 속도의 8배로 작동하여, 400 MHz 클럭에서 3200 MT/s의 속도를 낸다. 데이터는 16회 전송 버스트로 작동하며 2 클럭 사이클 동안 지속된다.

XDR DRAM의 읽기/쓰기 명령은 표준 SDRAM과 유사하게 작동한다. 열 주소를 지정하고, 데이터는 쓰기 명령 후 몇 사이클(일반적으로 3 사이클) 뒤에 칩으로 제공되며, 읽기 명령 후 몇 사이클(일반적으로 6 사이클) 뒤에 칩에서 출력된다. 데이터는 항상 16회 전송 버스트로 전송되므로, ×16 장치의 경우 버스트당 32바이트(256비트)가 전송된다.

칩이 16비트 미만의 데이터 버스를 사용하는 경우, 하위 열 주소 비트(SC0~SC3)를 사용하여 데이터 버스에 표시할 열의 일부를 선택한다. 예를 들어, 데이터 버스가 8비트인 경우 SC3 비트를 사용하여 읽기 데이터의 어느 절반에 접근할지 결정하고, 4비트인 경우에는 SC3 및 SC2 비트를 사용한다.

기존 SDRAM과 달리, XDR DRAM은 버스트 내에서 데이터를 제공하는 순서를 선택할 수 없다. 따라서 중요 단어 우선 읽기(critical word first read)는 불가능하다.

요청 패킷 형식은 아래 표와 같다.[3]

XDR DRAM 요청 패킷 포맷
클럭 에지비트NOP열 읽기/쓰기보정/전원 끄기사전 충전/새로 고침행 활성화마스크 쓰기
비트비트설명비트설명비트설명비트설명비트설명
↓RQ1100COL 연산 코드0COLX 연산 코드0ROWP 연산 코드0ROWA 연산 코드1COLM 연산 코드
↓RQ1000001M3쓰기 마스크
낮은 비트
↓RQ90011R9행 주소
높은 비트		M2
↓RQ80101R10M1
↓RQ7xWRX쓰기/읽기 비트x예약됨POP1사전 충전 지연 (0–3)R11M0
↓RQ6xC8열 주소
높은 비트		xPOP0R12예약됨C8열 주소
높은 비트
↓RQ5xC9xx예약됨R13C9
↓RQ4xC10예약됨xxR14C10예약됨
↓RQ3xC11XOP3서브 연산 코드xR15C11
↓RQ2xBC2뱅크 주소XOP2BP2사전 충전 뱅크BA2뱅크 주소BC2뱅크 주소
↓RQ1xBC1XOP1BP1BA1BC1
↓RQ0xBC0XOP0BP0BA0BC0
↑RQ11xDELC명령 지연 (0–1)x예약됨POP2사전 충전 활성화DELA명령 지연 (0–1)M7쓰기 마스크
높은 비트
↑RQ10xx예약됨xROP2새로 고침 명령R8행 주소
낮은 비트		M6
↑RQ9xxxROP1R7M5
↑RQ8xxxROP0R6M4
↑RQ7xC7열 주소
낮은 비트		xDELR1새로 고침 지연 (0–3)R5C7열 주소
낮은 비트
↑RQ6xC6xDELR0R4C6
↑RQ5xC5xx예약됨R3C5
↑RQ4xC4xxR2C4
↑RQ3xSC3서브 열 주소xxR1SC3서브 열 주소
↑RQ2xSC2xBR2새로 고침 뱅크R0SC2
↑RQ1xSC1xBR1SR1서브 행 주소SC1
↑RQ0xSC0xBR0SR0SC0

[9]

3. 3. 1. 마스크 화이트 커맨드

마스크 화이트(Mask Write) 명령은 일반 쓰기(Write)와 유사하지만, 몇 가지 차이점이 있다. 우선 마스크 화이트 명령은 명령 지연이 허용되지 않는다. 또한, 어떤 8비트 필드를 쓸지 제어할 수 있도록 마스크 바이트가 제공된다.

여기서 마스크 바이트는 어떤 바이트를 쓸지를 나타내는 비트맵이 아니다. 쓰기 버스트의 32바이트에 비해 비트맵이 충분히 크지 않기 때문이다. 대신, DRAM 컨트롤러가 쓰이지 않은 바이트를 채우는 비트 패턴이다. DRAM 컨트롤러는 쓰여질 다른 바이트에 나타나지 않는 패턴을 찾는 역할을 한다. 256개의 가능한 패턴이 있고 버스트에 32바이트만 있기 때문에, 이러한 패턴을 찾는 것은 어렵지 않다. 여러 장치가 병렬로 연결되어 있어도 버스가 최대 128비트 너비일 때 항상 마스크 바이트를 찾을 수 있다. 이는 버스트당 256바이트를 생성하지만, 마스크 화이트 명령은 그 중 적어도 하나라도 쓰여지지 않을 때만 사용되기 때문이다.

각 바이트는 특정 클럭 사이클 동안 하나의 데이터 라인을 통해 전송되는 8개의 연속 비트이다. M0은 클럭 사이클 동안 전송된 첫 번째 데이터 비트와 일치하고, M7은 마지막 비트와 일치한다.

마스크 화이트의 동작 방식은 다음과 같다.

XDR DRAM 요청 패킷 포맷[9]
클럭 에지비트마스크 화이트설명
↓RQ111COLM 연산 코드
↓RQ10M3쓰기 마스크 낮은 비트
↓RQ9M2
↓RQ8M1
↓RQ7M0
↓RQ6C8열 주소 높은 비트
↓RQ5C9
↓RQ4C10예비
↓RQ3C11
↓RQ2BC2뱅크 주소
↓RQ1BC1
↓RQ0BC0
↑RQ11M7쓰기 마스크 높은 비트
↑RQ10M6
↑RQ9M5
↑RQ8M4
↑RQ7C7열 주소 낮은 비트
↑RQ6C6
↑RQ5C5
↑RQ4C4
↑RQ3SC3서브 열 주소
↑RQ2SC2
↑RQ1SC1
↑RQ0SC0


3. 4. 프리차지/리프레쉬 커맨드

XDR DRAM의 프리차지/리프레시 커맨드는 기존 SDRAM의 프리차지 및 리프레시 명령과 유사하게 동작하지만, 몇 가지 차이점이 있다. POPx 및 BPx 비트는 프리차지 작업을, ROPx, DELRx 및 BRx 비트는 리프레시 작업을 지정한다. 이러한 각 작업은 개별적으로 활성화될 수 있으며, 활성화된 경우 서로 다른 명령 지연 시간을 가질 수 있고 다른 뱅크를 지정할 수 있다.

프리차지 명령은 한 번에 하나의 뱅크에만 전송할 수 있으며, "모든 뱅크 프리차지" 명령은 없다.

새로 고침 명령 또한 기존 SDRAM과 다르다. "모든 뱅크 새로 고침" 명령이 없으며, 새로 고침 작업은 별도의 활성화 및 프리차지 작업으로 나뉘어 타이밍은 메모리 컨트롤러에 의해 결정된다. 새로 고침 카운터도 컨트롤러에서 프로그래밍할 수 있다.

새로 고침 작업은 다음과 같다.

  • 000: NOPR 새로 고침 작업을 수행하지 않는다.
  • 001: REFP 새로 고침 프리차지; 선택된 뱅크에서 새로 고침 작업을 종료한다.
  • 010: REFA 새로 고침 활성화; REFH/M/L 레지스터로 선택된 행과 새로 고침을 위해 선택된 뱅크를 활성화한다.
  • 011: REFI 새로 고침 & 증가; REFA와 같지만 REFH/M/L 레지스터도 증가한다.
  • 100: LRR0 새로 고침 레지스터 로드 낮음; RQ7–0을 새로 고침 카운터 REFL의 하위 8비트로 복사한다. 명령 지연 없음.
  • 101: LRR1 새로 고침 레지스터 로드 중간; RQ7–0을 새로 고침 카운터 REFM의 중간 8비트로 복사한다. 명령 지연 없음.
  • 110: LRR2 새로 고침 레지스터 로드 높음; RQ7–0을 새로 고침 카운터 REFH의 상위 8비트로 복사한다 (구현된 경우). 명령 지연 없음.
  • 111 예약됨


XDR DRAM 요청 패킷 포맷에서 프리차지/리프레시 부분은 다음과 같다.[9]

클럭
에지		비트프리차지/리프레시
비트설명
↓RQ110
↓RQ100
↓RQ91
↓RQ80
↓RQ7POP1프리차지 지연 (0–3)
↓RQ6POP0
↓RQ5예약됨
↓RQ4
↓RQ3
↓RQ2BP2프리차지 뱅크
↓RQ1BP1
↓RQ0BP0
↑RQ11POP2프리차지 활성화
↑RQ10ROP2새로 고침 명령
↑RQ9ROP1
↑RQ8ROP0
↑RQ7DELR1새로 고침 지연 (0–3)
↑RQ6DELR0
↑RQ5예약됨
↑RQ4
↑RQ3
↑RQ2BR2새로 고침 뱅크
↑RQ1BR1
↑RQ0BR0


3. 5. 캘리브레이트/파워다운 커맨드

XDR DRAM의 캘리브레이트/파워다운 커맨드는 클럭 하강 에지에서 시작되는 24비트 요청 패킷의 일부이다.[9] 이 명령은 `XOPx` 필드로 결정되며, 그 기능은 다음과 같다.

XDR DRAM 캘리브레이트/파워다운 커맨드 (`XOPx` 필드) 기능[9]
`XOPx` 값기능
0000 ~ 1101사용되지 않음
1110출력 드라이버 보정 시작 (100ms 주기)
1111출력 드라이버 보정 중지
0000칩을 파워다운 모드로 전환 (내부 리프레시 수행, 고속 데이터 라인 무시)


파워다운 모드 해제: 저속 직렬 버스를 통해 해제한다.
참고:


  • 출력 드라이버 보정: 100ms마다 정기적으로 수행해야 한다.
  • 커맨드 지연: 일부 명령은 `DELC` 필드를 통해 지정된 클럭 사이클 수만큼 효과를 지연시킬 수 있다. 이를 통해 여러 명령(다른 뱅크)이 동일한 클럭 사이클에 적용될 수 있다.[9]

4. 저속 직렬 버스

XDR DRAM 칩은 기능을 결정하고 인터페이스를 구성하기 위해 저속 직렬 버스를 사용한다. 이 버스는 리셋 라인(RST), 직렬 명령 입력(CMD), 직렬 클럭(SCK)의 세 가지 공유 입력과, 데이지 체인 방식으로 연결되어 결국 메모리 컨트롤러의 단일 핀에 연결되는 직렬 데이터 입력/출력 라인(SDI 및 SDO)으로 구성된다.

모든 단종 라인은 액티브 로우로, 인가된 신호 또는 논리 1은 낮은 전압으로 표시된다.

XDR DRAM은 저속 직렬 버스를 사용하여 프로빙 및 설정된다. RST, SCK 및 CMD 신호는 컨트롤러에 의해 모든 칩에 병렬로 구동된다. SDI 및 SDO 라인은 데이지 체인 방식으로 연결되며, 마지막 SDO 출력은 컨트롤러에 연결되고 첫 번째 SDI 입력은 하이(0)로 연결된다.

리셋 시 각 칩은 SDO 핀을 로우(1)로 구동한다. 리셋이 해제되면 일련의 SCK 펄스가 칩으로 전송된다. 각 칩은 SDI 입력이 하이(0)임을 확인한 후 한 사이클 후에 SDO 출력을 하이(0)로 구동한다. 또한 리셋 해제와 SDI 입력 하이 사이의 경과 사이클 수를 계산하여 해당 카운트를 내부 칩 ID 레지스터에 복사한다. 컨트롤러가 CMD 라인을 통해 전송하는 명령어에는 칩 ID 필드와 일치해야 하는 주소가 포함된다.

4. 1. 커맨드 일반 구조

XDR DRAM 칩의 요청 버스는 클럭 입력을 기준으로 더블 데이터 전송률로 작동한다. 두 개의 연속적인 12비트 전송(CFM의 하강 에지에서 시작)은 24비트 명령 패킷을 만든다.[3]

데이터 버스는 클럭 속도의 8배로 작동한다. 400 MHz 클럭은 3200 MT/s를 생성한다. 모든 데이터 읽기 및 쓰기는 2 클럭 사이클 동안 지속되는 16회 전송 버스트로 작동한다.[3]

요청 패킷 형식은 다음과 같다.[3]

XDR DRAM 요청 패킷 형식[3]
클럭
에지		비트NOP열 읽기/쓰기보정/전원 끄기사전 충전/새로 고침행 활성화마스크 쓰기
비트설명비트설명비트설명비트설명비트설명
↓RQ1100COL 연산 코드0COLX 연산 코드0ROWP 연산 코드0ROWA 연산 코드1COLM 연산 코드
↓RQ1000001M3쓰기 마스크
낮은 비트
↓RQ90011R9행 주소
높은 비트		M2
↓RQ80101R10M1
↓RQ7xWRX쓰기/읽기 비트x예약됨POP1사전 충전 지연 (0–3)R11M0
↓RQ6xC8열 주소
높은 비트		xPOP0R12예약됨C8열 주소
높은 비트
↓RQ5xC9xx예약됨R13C9
↓RQ4xC10예약됨xxR14C10예약됨
↓RQ3xC11XOP3서브 연산 코드xR15C11
↓RQ2xBC2뱅크 주소XOP2BP2사전 충전 뱅크BA2뱅크 주소BC2뱅크 주소
↓RQ1xBC1XOP1BP1BA1BC1
↓RQ0xBC0XOP0BP0BA0BC0
↑RQ11xDELC명령 지연 (0–1)x예약됨POP2사전 충전 활성화DELA명령 지연 (0–1)M7쓰기 마스크
높은 비트
↑RQ10xx예약됨xROP2새로 고침 명령R8행 주소
낮은 비트		M6
↑RQ9xxxROP1R7M5
↑RQ8xxxROP0R6M4
↑RQ7xC7열 주소
낮은 비트		xDELR1새로 고침 지연 (0–3)R5C7열 주소
낮은 비트
↑RQ6xC6xDELR0R4C6
↑RQ5xC5xx예약됨R3C5
↑RQ4xC4xxR2C4
↑RQ3xSC3서브 열 주소xxR1SC3서브 열 주소
↑RQ2xSC2xBR2새로 고침 뱅크R0SC2
↑RQ1xSC1xBR1SR1서브 행 주소SC1
↑RQ0xSC0xBR0SR0SC0



다양한 명령 간에는 최소 시간이 필요하며, 이는 메모리 타이밍을 참조하여 DRAM 컨트롤러가 모든 제약 사항을 충족하도록 해야 한다.[3]

일부 명령에는 지정된 클럭 사이클 수만큼 해당 명령의 효과를 지연시키는 지연 필드가 포함되어 있다. 이를 통해 여러 명령(다른 뱅크로)이 동일한 클럭 사이클에 적용될 수 있다.[3]

5. 채택 사례

XDR은 소형, 고대역폭 소비자 시스템, 고성능 메모리 애플리케이션 및 고급 GPU에 효과적이도록 설계되었다. 램버스는 해당 기술에 대한 권리를 보유한다. XDR은 소니가 플레이스테이션 3 콘솔에서 사용한다.[8]


구분내용
PS3 탑재 XDR DRAM데이터 전송 속도 3.2Gbit/초, 데이터 버스 폭 16bit인 512Mbit 제품
메모리 탑재 개수 및 총 용량4개 탑재, 총 256MB (64비트 병렬 전송)
메모리 대역폭약 25.6Gbyte/초
공급 업체엘피다 메모리, 삼성전자
PS3 본체 CECH-2100 시리즈 (2010년)데이터 버스 폭 32bit인 1Gbit 제품 메모리 2개로 집약, 1개의 장치로 최대 28.8Gbyte/초의 데이터 전송 속도 실현


참조

[1] 웹사이트 AnandTech: Rambus in Cell Processors and Intel's Dual Core Announcements http://www.anandtech[...]
[2] 웹사이트 Elpida Produces World's Fastest 7.2GHz XDR DRAM http://vr-zone.com/a[...]
[3] 간행물 XDR™ Architecture http://www.rambus.co[...] 2011-07-24
[4] 뉴스 PC Watch ラムバス、デザインセミナIn東京を開催 https://pc.watch.imp[...]
[5] 뉴스 エルピーダがラムバスのXDRメモリアーキテクチャを採用した世界最高速のDRAMを発表 http://www.elpida.co[...]
[6] 뉴스 後藤弘茂のWeekly海外ニュース PlayStation 3は256MBのXDR DRAMを搭載 https://pc.watch.imp[...]
[7] 간행물 エルピーダが世界初、×32ビット構成1GビットXDR DRAMを製品化 http://www.elpida.co[...]
[8] 웹사이트 AnandTech: Rambus in Cell Processors and Intel's Dual Core Announcements http://www.anandtech[...]
[9] 간행물 XDR™ Architecture http://www.rambus.co[...] 2011-07-24


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