SDRAM

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1. 개요

SDRAM은 1970년대에 개념이 알려졌으며, 1993년 삼성전자가 세계 최초로 상용화했다. SDRAM은 여러 뱅크를 인터리빙하여 대역폭을 증가시키고, JEDEC 표준을 통해 상호 운용성을 확보했다. SDRAM은 서버 및 워크스테이션에 등록된 형태로도 사용되며, 주요 제조사로는 삼성전자, SK하이닉스, 마이크론 테크놀로지, 난야 테크놀로지가 있다. SDRAM은 클럭 신호에 따라 동작하며, CKE, /CS, DQM, /RAS, /CAS, /WE 등의 제어 신호를 사용한다. SDRAM의 명령어는 /CS, /RAS, /CAS, /WE 신호의 조합으로 정의되며, 액티브, 읽기, 쓰기, 프리차지, 자동 리프레시, 모드 레지스터 로드 등이 있다. SDRAM은 SDR, DDR, DDR2, DDR3, DDR4, DDR5 등 여러 세대로 발전해왔으며, 특수 목적 SDRAM으로는 SGRAM, GDDR, HBM 등이 있다. SDRAM은 콜드 부트 공격과 같은 보안 취약점을 가지고 있다.

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SDRAM
개요
DDR SDRAM 모듈
유형	DRAM, 반도체 메모리
약칭	SDRAM
개발사	삼성전자, 마이크론 테크놀로지, SK하이닉스 외 다수
소개 시기	1992년
대체 기술	DDR SDRAM
관련 기술	SGRAM
기술적 특징
작동 원리	클럭 신호에 맞춰 동작
인터페이스	병렬
속도	클럭 속도에 따라 다양함
전송률	클럭 속도와 버스 폭에 따라 결정
전압	3.3V
역사
개발 배경	비동기식 DRAM의 속도 한계 극복
표준화	JEDEC
발전	DDR SDRAM, QDR SDRAM 등으로 발전
활용
주요 용도	컴퓨터의 주기억장치
기타 용도	그래픽 카드, 네트워크 장비 등
장점 및 단점
장점	높은 속도, 비교적 저렴한 가격
단점	휘발성 메모리, 지속적인 리프레시 필요

2. 역사

SDRAM의 개념은 1970년대부터 알려져 있었고, 인텔의 초기 프로세서에서도 사용되었다.^[1]^[2] 1980년대 후반 IBM은 DDR SDRAM을 발명했으며, 듀얼 에지 클럭킹 RAM을 제작하여 1990년 국제 고체 회로 학회에서 그 결과를 발표했다.^[3]^[4] 1993년, 삼성전자가 세계 최초로 SDRAM 칩(KM48SL2000)을 상용화하면서 SDRAM이 널리 사용되기 시작했다.^[35]^[5]

1998년 삼성전자는 더블 데이터 레이트 SDRAM, 즉 DDR SDRAM 칩(64Mbit)을 출시했으며, 곧이어 현대전자(현재 SK하이닉스)도 같은 해에 출시하여 1993년에 대량 생산했다.^[5] 2000년에 이르러 SDRAM은 성능상의 이점으로 인해 대부분의 최신 컴퓨터에서 다른 유형의 DRAM을 대체하였다.

SDRAM 대기 시간은 비동기식 DRAM보다 본질적으로 낮지 않다. 초기 SDRAM은 추가 논리 회로로 인해 당시 버스트 EDO DRAM보다 약간 느렸다. SDRAM 내부 버퍼링의 장점은 여러 메모리 뱅크에 대한 작업을 인터리빙하여 효과적인 대역폭을 증가시킬 수 있다는 점이다.

오늘날 사실상 모든 SDRAM은 JEDEC에서 제정한 표준을 준수하여 제조된다. JEDEC은 전자 부품의 상호 운용성을 용이하게 하기 위해 개방형 표준을 채택하는 전자 산업 협회이다. JEDEC은 1993년에 최초의 SDRAM 표준을 공식적으로 채택했으며, 이후 DDR, DDR2 및 DDR3 SDRAM을 포함한 다른 SDRAM 표준을 채택했다.

SDRAM은 또한 서버 및 워크스테이션과 같이 확장성이 더 필요한 시스템을 위해 등록된 형태로도 제공된다.

2017년 현재 개인용 컴퓨터에는 단순 SDRAM은 사용되지 않고 DDR3 SDRAM 또는 DDR4 SDRAM이 주류를 이룬다.

SDRAM의 세계 최대 제조업체로는 삼성전자, SK하이닉스, 마이크론 테크놀로지, 난야 테크놀로지가 있다.

동기식 동적 랜덤 액세스 메모리(SDRAM) 연대표
출시일	칩 이름	용량(비트)	SDRAM 유형	제조사	공정	MOSFET	면적	참고
1992	KM48SL2000	16 Mbit	SDR	삼성	?	CMOS	?	^[35]^[5]
1996	MSM5718C50	18 Mbit	RDRAM	오키	?	CMOS	325 mm²	^[36]
	N64 RDRAM	36 Mbit	RDRAM	NEC	?	CMOS	?	^[37]
	?	1024 Mbit	SDR	미쓰비시	150 nm	CMOS	?	^[38]
1997	?	1024 Mbit	SDR	현대	?	SOI	?	^[39]
1998	MD5764802	64 Mbit	RDRAM	오키	?	CMOS	325 mm²	^[36]
1998년 3월	Direct RDRAM	72 Mbit	RDRAM	램버스	?	CMOS	?	^[40]
1998년 6월	?	64 Mbit	DDR	삼성	?	CMOS	?	^[41]^[42]^[43]
1998	?	64 Mbit	DDR	현대	?	CMOS	?	^[39]
1998	?	128 Mbit	SDR	삼성	?	CMOS	?	^[44]^[42]
1999	?	128 Mbit	DDR	삼성	?	CMOS	?	^[42]
1999	?	1024 Mbit	DDR	삼성	140 nm	CMOS	?	^[38]
2000	GS eDRAM	32 Mbit	eDRAM	소니, 도시바	180 nm	CMOS	279 mm²	^[45]
2001	?	288 Mbit	RDRAM	하이닉스	?	CMOS	?	^[46]
2001	?	?	DDR2	삼성	100 nm	CMOS	?	^[43]^[38]
2002	?	256 Mbit	SDR	하이닉스	CMOS	?	^[46]
2003	EE+GS eDRAM	32 Mbit	eDRAM	소니, 도시바	90 nm	CMOS	86 mm²	^[45]
	?	72 Mbit	DDR3	삼성	90 nm	CMOS	?	^[47]
		512 Mbit	DDR2	하이닉스	?	CMOS	?	^[46]
		512 Mbit	DDR2	엘피다	110 nm	CMOS	?	^[48]
		1024 Mbit	DDR2	하이닉스	?	CMOS	?	^[46]
2004	?	2048 Mbit	DDR2	삼성	80 nm	CMOS	?	^[49]
2005	EE+GS eDRAM	32 Mbit	eDRAM	소니, 도시바	65 nm	CMOS	86 mm²	^[50]
	제노스 eDRAM	80 Mbit	eDRAM	NEC	90 nm	CMOS	?	^[51]
	?	512 Mbit	DDR3	삼성	80 nm	CMOS	?	^[43]^[52]
2006	?	1024 Mbit	DDR2	하이닉스	60 nm	CMOS	?	^[46]
2008	?	?	LPDDR2	하이닉스	?	CMOS	?	^[46]
2008년 4월	?	8192 Mbit	DDR3	삼성	50 nm	CMOS	?	^[53]
2008	?	16384 Mbit	DDR3	삼성	50 nm	CMOS	?	^[53]
2009	?	?	DDR3	하이닉스	44 nm	CMOS	?	^[46]
2009	?	2048 Mbit	DDR3	하이닉스	40 nm	CMOS	?	^[46]
2011	?	16384 Mbit	DDR3	하이닉스	40 nm	CMOS	?	^[54]
2011	?	2048 Mbit	DDR4	하이닉스	30 nm	CMOS	?	^[54]
2013	?	?	LPDDR4	삼성	20 nm	CMOS	?	^[54]
2014	?	8192 Mbit	LPDDR4	삼성	20 nm	CMOS	?	^[55]
2015	?	12 Gbit	LPDDR4	삼성	20 nm	CMOS	?	^[44]
2018	?	8192 Mbit	LPDDR5	삼성	10 nm	핀펫	?	^[56]
2018	?	128 Gbit	DDR4	삼성	10 nm	핀펫	?	^[57]

3. SDRAM의 동작 원리

SDRAM 장치는 내부적으로 여러 개의 독립적인 뱅크(Bank)로 나뉘며, 각 뱅크는 행(Row)과 열(Column)으로 구성된 셀 배열을 가진다. 뱅크 주소 입력(BA0, BA1)을 통해 특정 뱅크를 선택할 수 있다.
SDRAM의 주요 동작:

액티브 (Active): `active` 명령은 뱅크 주소(BA0–BA1)와 행 주소(A0–A12)를 사용하여 특정 뱅크의 특정 행을 활성화한다. 이를 통해 해당 행의 데이터를 뱅크의 모든 열 감지 증폭기(Sense Amplifier) 배열로 읽어온다. 이 동작은 "행을 연다"라고도 하며, 해당 행의 동적(용량성) 메모리 저장 셀을 리프레시하는 효과도 있다.
읽기 (Read) 및 쓰기 (Write): 행이 활성화된 후 `읽기` 및 `쓰기` 명령을 내릴 수 있다. 이 명령들은 열 주소(A0–A9, A11)를 필요로 한다. `read` 명령이 발행되면, 설정된 CAS 지연 시간(CAS Latency)에 따라 몇 클럭 사이클 후에 해당 데이터가 DQ 라인을 통해 출력된다. `write` 명령은 동일한 클럭 상승 에지에 DQ 라인으로 전달되는 쓰기 데이터와 함께 제공된다. 메모리 컨트롤러는 DQ 라인에서 읽기 데이터를 출력하지 않도록 조정해야 한다.
프리차지 (Precharge): 메모리 컨트롤러가 다른 행에 접근해야 할 때, 먼저 해당 뱅크의 감지 증폭기를 유휴 상태로 되돌려 다음 행을 감지할 준비를 해야 한다. 이 동작은 "프리차지" 또는 "행을 닫는다"라고 한다. 프리차지는 명시적으로 명령하거나 읽기/쓰기 작업 완료 시 자동으로 수행할 수 있다.

SDRAM은 시스템 클럭에 동기화되어 동작하며, 클럭 신호의 상승 에지(rising edge)에서 명령어를 처리하고 데이터를 전송한다.

DRAM의 성능을 제한하는 요인에는 읽기 사이클 시간(read cycle time)과 CAS 지연 시간(CAS latency)이 있다. 읽기 사이클 시간은 열린 행에 대한 연속적인 읽기 작업 사이의 시간이며, CAS 지연 시간은 열 주소를 제공하고 해당 데이터를 수신하는 데 걸리는 시간이다. 이 시간들은 SDRAM 세대가 발전하면서 크게 변하지 않았지만, 인터페이스 회로를 더 높은 배수로 작동시켜 대역폭을 증가시켰다.

SDRAM 모듈은 자체 타이밍 사양을 가질 수 있으며, 이는 모듈에 사용된 칩의 사양보다 느릴 수 있다. 100MHz SDRAM 칩이 처음 등장했을 때, 일부 제조사들은 해당 클럭 속도로 안정적으로 작동하지 않는 "100MHz" 모듈을 판매하기도 했다. 이에 대응하여 인텔은 PC100 표준을 발표하여 안정적인 메모리 모듈 생산을 위한 요구 사항 및 지침을 제시했다.

3. 1. 제어 신호

SDRAM의 제어 신호는 다음과 같다:

CKE (Clock Enable): 이 신호가 로우 레벨일 때 칩은 클럭이 정지된 것처럼 작동한다. 명령어는 전혀 해석되지 않고, 명령어 대기 시간은 경과하지 않는다. 이 신호의 효력은 실제로는 1 클럭 사이클만 지연된다. 즉, 현재 클럭 사이클은 정상적으로 진행되지만, 다음 클럭 사이클은 무시되고 CKE 입력만 확인된다. CKE가 하이 레벨이 된 클럭 사이클 이후의 상승 시점부터 정상적인 처리가 속행된다. 모든 처리는 마스크된 클럭의 상승 에지에 대응하여 진행된다. 마스크된 클럭은 클럭 입력과 직전 클럭 입력 상승 시점의 CKE 신호 상태의 논리곱이다.
(Chip Select): 이 신호가 하이 레벨일 때 칩은 다른 모든 입력(CKE 제외)을 무시하고, NOP 명령어를 수신한 것처럼 작동한다.
DQM (Data Mask): 데이터 라인을 "DQ" 라인이라고 부르기 때문에 약자에 "Q" 문자가 사용되었다. 이 신호가 하이 레벨일 때 해당 신호는 데이터 입출력을 억제한다. 쓰기 데이터를 동반하는 경우 해당 데이터는 실제로는 DRAM에 기록되지 않는다. 읽기 사이클 전에 2 사이클 동안 하이 레벨로 유지하면 읽기 데이터는 칩에서 출력되지 않는다. DQM 라인은 x16 메모리 칩 또는 DIMM의 8비트마다 하나씩 있다.
(Row Address Strobe): 이름에 "스트로브"가 있지만, 단순한 명령어 비트로서 기능한다. 및 와 함께 8가지 종류의 명령어를 지정한다.
(Column Address Strobe): 이름에 "스트로브"가 있지만, 단순한 명령어 비트로서 기능한다. 및 와 함께 8가지 종류의 명령어를 지정한다.
(Write Enable): 및 와 함께 8가지 종류의 명령어를 지정한다. 일반적으로 읽기 계열 명령어와 쓰기 계열 명령어를 구분하는 신호이다.

SDRAM 장치는 내부적으로 2개 또는 4개의 독립적인 뱅크로 나뉘어져 있다. 뱅크 주소 입력(BA0, BA1)을 통해 명령어가 어느 뱅크에 대한 것인지 선택한다.

대부분의 명령어는 주소 입력 핀으로 표시되는 주소를 사용한다. 주소를 사용하지 않거나 열 주소를 표시하지 않는 일부 명령어에서도 A10을 사용하여 명령어의 종류를 나타낸다.

SDRAM 명령어는 다음 표와 같다.

/CS	/RAS	/CAS	/WE	BAn	A10	An	명령어
H	x	x	x	x	x	x	명령어 억제(아무것도 하지 않음)
L	H	H	H	x	x	x	아무것도 하지 않음(NOP)
L	H	H	L	x	x	x	버스트 종료: 실행 중인 버스트 읽기 또는 버스트 쓰기를 중지
L	H	L	H	뱅크	L	열	읽기: 현재 활성 로우에서 데이터를 버스트로 읽어온다.
L	H	L	H	뱅크	H	열	자동 프리차지 포함 읽기: 읽기와 동일하게 수행하고 완료 시 프리차지(로우를 닫음).
L	H	L	L	뱅크	L	열	쓰기: 현재 활성 로우에 데이터를 버스트로 쓴다.
L	H	L	L	뱅크	H	열	자동 프리차지 포함 쓰기: 쓰기와 동일하게 수행하고 완료 시 프리차지(로우를 닫음).
L	L	H	H	뱅크	로우		액티브(활성화): 읽기 또는 쓰기 명령을 위해 로우를 연다.
L	L	H	L	뱅크	L	x	프리차지: 선택한 뱅크의 현재 로우를 비활성화한다.
L	L	H	L	x	H	x	전체 프리차지: 모든 뱅크의 현재 로우를 비활성화한다.
L	L	L	H	x	x	x	오토 리프레시: 내부 카운터를 사용하여 각 뱅크의 한 로우를 리프레시한다. 모든 뱅크를 프리차지해야 한다.
L	L	L	L	0 0	모드		모드 레지스터 로드: DRAM 칩을 설정하기 위해 A0부터 A9까지를 로드한다. 가장 중요한 설정은 CAS 레이턴시(2 또는 3 사이클)와 버스트 길이(1/2/4/8 사이클)이다.

DDRx SDRAM에서도 기본적인 명령어는 동일하며, 추가 모드 레지스터는 뱅크 주소 비트를 사용하여 식별되고, 세 번째 뱅크 주소 비트가 추가되는 등 약간의 추가 사항이 있다.

3. 2. 명령어

SDRAM 명령어는 , , , 신호의 조합으로 정의된다. 주요 명령어는 다음과 같다.

style="width:3em" \|	style="width:3em" \|	style="width:3em" \|	style="width:3em" \|	BAn	A10	An	명령어
H	x	x	x	x	x	x	명령어 억제(아무것도 하지 않음)
L	H	H	H	x	x	x	아무것도 하지 않음(NOP)
L	H	H	L	x	x	x	버스트 종료: 실행 중인 버스트 읽기 또는 버스트 쓰기를 중지
L	H	L	H	뱅크	L	열	읽기: 현재 활성 로우에서 데이터를 버스트로 읽어온다.
L	H	L	H	뱅크	H	열	자동 프리차지 포함 읽기: 읽기와 동일하게 수행하고 완료 시 프리차지(로우를 닫음).
L	H	L	L	뱅크	L	열	쓰기: 현재 활성 로우에 데이터를 버스트로 쓴다.
L	H	L	L	뱅크	H	열	자동 프리차지 포함 쓰기: 쓰기와 동일하게 수행하고 완료 시 프리차지(로우를 닫음).
L	L	H	H	뱅크	로우		액티브(활성화): 읽기 또는 쓰기 명령을 위해 로우를 연다.
L	L	H	L	뱅크	L	x	프리차지: 선택한 뱅크의 현재 로우를 비활성화한다.
L	L	H	L	x	H	x	전체 프리차지: 모든 뱅크의 현재 로우를 비활성화한다.
L	L	L	H	x	x	x	오토 리프레시: 내부 카운터를 사용하여 각 뱅크의 한 로우를 리프레시한다. 모든 뱅크를 프리차지해야 한다.
L	L	L	L	0 0	모드		모드 레지스터 로드: DRAM 칩을 설정하기 위해 A0부터 A9까지를 로드한다. 가장 중요한 설정은 CAS 레이턴시(2 또는 3 사이클)와 버스트 길이(1/2/4/8 사이클)이다.

액티브 (Active): 유휴 상태의 뱅크를 활성화한다. 뱅크 주소(BA0–BA1)와 행 주소(A0–A12)를 사용하여 해당 뱅크의 특정 행을 연다. 이 작업은 "로우를 연다"라고도 하며, 해당 행의 메모리 셀을 리프레시하는 부가적인 효과가 있다.
읽기 (Read): 활성화된 행에서 데이터를 읽어온다. 열 주소(A0–A9, A11)를 사용하여 읽을 데이터를 선택한다. CAS 지연 시간(CAS latency)에 따라 몇 클럭 사이클 후에 데이터가 출력된다.
쓰기 (Write): 활성화된 행에 데이터를 쓴다. 열 주소(A0–A9, A11)를 사용하여 데이터를 쓸 위치를 선택한다. 쓰기 데이터는 읽기/쓰기 명령과 동일한 클럭 상승 에지에 제공되어야 한다.
프리차지 (Precharge): 활성화된 뱅크를 비활성화하고 다음 액세스를 준비한다. "로우를 닫는다"라고도 한다. 명시적인 프리차지 명령어를 사용하거나, 읽기/쓰기 작업 완료 시 자동 프리차지를 수행할 수 있다.
자동 리프레시 (Auto Refresh): 모든 뱅크가 유휴 상태일 때, 각 뱅크의 한 로우를 순차적으로 리프레시한다.
모드 레지스터 로드 (Mode Register Load): SDRAM의 동작 모드를 설정한다. 모드 레지스터(M0-M9)를 통해 CAS 지연 시간, 버스트 길이 등을 설정할 수 있다.

SDR SDRAM은 10비트 모드 레지스터를 가지며, DDRx SDRAM은 뱅크 주소 핀을 이용해 더 많은 모드 레지스터를 제공하여 확장되었다. 세대가 발전함에 따라 주소 비트, 뱅크 선택 비트, 모드 레지스터 등이 확장되었다.

(Row Address Strobe): 이름과 달리 스트로브 신호가 아닌 단순한 명령 비트이다. , 와 함께 명령 종류를 선택한다.
(Column Address Strobe): 와 마찬가지로 스트로브 신호가 아닌 명령 비트이다. , 와 함께 명령 종류를 선택한다.
(Write Enable): , 와 함께 명령 종류를 선택하며, 읽기 명령과 쓰기 명령을 구분한다.
CKE (Clock Enable): 이 신호가 낮으면 칩은 클럭이 정지된 것처럼 동작하여 명령을 무시한다.
(Chip Select): 이 신호가 높으면 칩은 CKE를 제외한 모든 입력을 무시하고 NOP 명령을 받은 것처럼 동작한다.
DQM (Data Mask): 데이터 입/출력을 억제한다. 쓰기 시에는 DRAM에 데이터가 기록되지 않도록 하고, 읽기 시에는 데이터 출력을 막는다.

4. SDRAM의 세대

SDRAM은 여러 세대에 걸쳐 발전해 왔으며, 각 세대는 이전 세대보다 향상된 성능과 기능을 제공한다.

SDRAM 세대별 주요 특징 비교
종류	특징
SDR SDRAM
DDR SDRAM
DDR2 SDRAM
DDR3 SDRAM
DDR4 SDRAM
DDR5 SDRAM

SDRAM의 개념은 1970년대부터 알려져 있었고 인텔의 초기 프로세서에도 사용되었지만, 1993년 삼성전자가 KM48SL2000 칩을 출시하면서 널리 사용되기 시작했다. 2000년에 이르러서는 대부분의 컴퓨터에서 SDRAM이 주 기억 장치로 사용되었다.

SDRAM은 초기에 BEDO DRAM에 비해 성능이 낮았지만, 메모리 뱅크에 대한 인터리빙을 통해 대역폭을 향상시켰다.

JEDEC은 1993년 최초의 SDRAM 표준을 정한 이후, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM 등 새로운 SDRAM 표준을 지속적으로 개발해왔다.

서버나 워크스테이션과 같이 높은 확장성을 요구하는 시스템에서는 레지스터드 SDRAM이 사용되기도 한다.

2017년 현재 개인용 컴퓨터에서는 DDR3 SDRAM이나 DDR4 SDRAM이 주로 사용되고 있다.

SDRAM의 주요 제조사로는 삼성전자, SK 하이닉스, 엘피다 메모리, 마이크론 테크놀로지 등이 있다.

4. 1. SDR SDRAM

원래 "SDRAM"으로 알려진 SDR(Single Data Rate) SDRAM은 클럭 사이클당 하나의 명령을 받거나 하나의 워드(word) 데이터를 전송할 수 있다. 일반적인 클럭 주파수는 100MHz와 133MHz이다. 칩은 다양한 데이터 버스 폭(4비트, 8비트, 16비트 등)으로 만들어지지만, 보통 168핀 DIMM 형태로 조립되어 64비트(ECC 없음) 또는 72비트(ECC) 데이터를 한 번에 읽고 쓸 수 있다.

데이터 버스 사용은 복잡하여, 정교한 DRAM 제어 회로가 필요하다. 쓰기 작업의 경우, 쓰기 명령과 같은 사이클에 데이터를 제공해야 하지만, 읽기 작업에서는 읽기 명령 후 2~3 사이클 뒤에 데이터가 출력된다. 따라서 DRAM 컨트롤러는 읽기와 쓰기가 동시에 데이터 버스를 사용하지 않도록 조정해야 한다.

일반적인 SDR SDRAM 클럭 속도는 66MHz, 100MHz, 133MHz (각각 주기 15ns, 10ns, 7.5ns)이다.

SDR SDRAM의 명령은 다음과 같이 정의된다.

CS	RAS	CAS	WE	BAn	A10	An	명령
H	x	x	x	x	x	x	명령 금지 (작동 없음)
L	H	H	H	x	x	x	작동 없음
L	H	H	L	x	x	x	버스트 종료: 진행 중인 버스트 읽기 또는 쓰기 중지
L	H	L	H	뱅크	L	열	읽기: 현재 활성 상태인 행에서 데이터 버스트 읽기
L	H	L	H	뱅크	H	열	자동 프리차지 읽기: 위와 같으며, 완료 시 행 닫기(프리차지)
L	H	L	L	뱅크	L	열	쓰기: 현재 활성 상태인 행에 데이터 버스트 쓰기
L	H	L	L	뱅크	H	열	자동 프리차지 쓰기: 위와 같으며, 완료 시 행 닫기(프리차지)
L	L	H	H	뱅크	행		활성 (활성화): 읽기 및 쓰기 명령을 위해 행 열기
L	L	H	L	뱅크	L	x	프리차지: 선택된 뱅크의 현재 행 비활성화(닫기)
L	L	H	L	x	H	x	모두 프리차지: 모든 뱅크의 현재 행 비활성화(닫기)
L	L	L	H	x	x	x	자동 새로 고침: 내부 카운터를 사용하여 각 뱅크의 한 행을 새로 고침. 모든 뱅크가 프리차지되어야 함.
L	L	L	L	0 0	모드		모드 레지스터 로드: A0~A9가 로드되어 DRAM 칩 구성. 주요 설정은 CAS 대기 시간(2 또는 3 주기)과 버스트 길이(1, 2, 4 또는 8 주기).

4. 2. DDR SDRAM

DRAM은 각 내부 읽기가 실제로 수천 비트의 행이기 때문에 매우 높은 잠재적 대역폭을 가지고 있다. 이러한 대역폭을 사용자에게 더 많이 제공하기 위해 더블 데이터 레이트 인터페이스가 개발되었다. 이 인터페이스는 클럭 신호의 상승 및 하강 에지 모두에서 데이터를 읽고 써서 대역폭을 두 배로 늘렸다. DDR 인터페이스는 동일한 명령을 사용하며 사이클 당 한 번 허용되지만, 클럭 사이클 당 두 단어의 데이터를 읽거나 쓴다. DDR SDRAM은 공급 전압이 3.3V에서 2.5V로 감소하고 SDR 인터페이스 타이밍에 약간의 변경이 있었기 때문에 SDR SDRAM과 하위 호환되지 않는다.^[3]

DDR SDRAM (때로는 ''DDR1''이라고도 함)은 최소 읽기 또는 쓰기 단위를 두 배로 늘려, 모든 접근은 최소 두 개의 연속된 단어를 참조한다.

일반적인 DDR SDRAM 클럭 속도는 133, 166, 200MHz (7.5, 6, 5 ns/사이클)이며, 일반적으로 DDR-266, DDR-333, DDR-400 (비트당 3.75, 3, 2.5 ns)으로 설명된다. 이는 각각 266MT/s, 333MT/s, 400MT/s의 전송 속도를 의미한다. 해당 184핀 DIMM은 PC-2100, PC-2700, PC-3200으로 알려져 있다. DDR-550 (PC-4400)까지의 성능을 사용할 수 있다.^[41]^[42]^[43]

종류	사양
SDRAM	신호: LVTTL
DDR1	액세스는 2워드 단위 이상 더블 데이터 레이트 신호: SSTL_2 (2.5V)
DDR2	액세스는 4워드 단위 이상 "Burst terminate"를 삭제 4 유닛을 병렬 연결하여 사용 내부 조작은 1/2 클록 속도로 수행된다. 신호: SSTL_18 (1.8V)
DDR3	액세스는 8워드 단위 이상 신호: SSTL_15 (1.5V) CAS 레이턴시가 길다.
DDR4
DDR5

4. 3. DDR2 SDRAM

DDR2 SDRAM은 DDR SDRAM과 매우 유사하지만, 최소 읽기/쓰기 단위를 4워드로 늘리고, 버스 프로토콜을 단순화하여 성능을 향상시켰다.^[43] 특히 "버스트 종료" 명령이 삭제되었다. 이를 통해 SDRAM의 버스 속도를 내부 RAM 작동 클럭 속도를 높이지 않고 두 배로 늘릴 수 있게 되었다. 대신 내부 작동은 SDRAM보다 4배 넓은 단위로 수행된다. 또한 대용량 RAM 칩에서 8개의 뱅크를 허용하기 위해 추가 뱅크 주소 핀(BA2)이 추가되었다.

DDR2 SDRAM의 일반적인 클럭 속도는 200, 266, 333 또는 400MHz(주기 5, 3.75, 3 및 2.5ns)이며, 일반적으로 DDR2-400, DDR2-533, DDR2-667 및 DDR2-800(주기 2.5, 1.875, 1.5 및 1.25ns)으로 설명된다. 해당 240핀 DIMM은 PC2-3200에서 PC2-6400으로 알려져 있다. DDR2 SDRAM은 현재 533MHz의 클럭 속도로 사용 가능하며 일반적으로 DDR2-1066으로 설명되며 해당 DIMM은 PC2-8500(제조업체에 따라 PC2-8600으로도 명명됨)으로 알려져 있다. DDR2-1250(PC2-10000)까지 성능을 사용할 수 있다.

내부 작동이 클럭 속도의 1/2로 이루어지기 때문에 DDR2-400 메모리(내부 클럭 속도 100MHz)는 DDR-400(내부 클럭 속도 200MHz)보다 약간 더 높은 지연 시간을 갖는다.

4. 4. DDR3 SDRAM

DDR3 SDRAM은 최소 읽기/쓰기 단위를 8 워드로 늘려 대역폭을 더욱 향상시켰다. 이는 내부 작동 클럭 속도를 변경하지 않고, 대역폭과 외부 버스 속도를 두 배로 늘릴 수 있게 해준다. 800-1600 MT/s (400-800 MHz 클럭의 양쪽 에지)를 유지하기 위해, 내부 RAM 어레이는 초당 100-200M 회의 페치를 수행해야 한다.

모든 DDR SDRAM 세대와 마찬가지로, 명령은 여전히 하나의 클럭 에지로 제한되며, 명령 지연 시간은 클럭 사이클로 표시되는데, 이는 일반적으로 인용되는 전송 속도의 절반이다. 예를 들어 DDR3-800의 CAS 지연 시간 8은 8/(400MHz) = 20ns로, PC100 SDR SDRAM의 CAS2와 정확히 동일한 지연 시간이다.

DDR3 메모리 칩은 상업적으로 생산되고 있으며,^[10] 이를 사용하는 컴퓨터 시스템은 2007년 하반기부터 출시되었고,^[11] 2008년부터 상당한 사용이 이루어졌다.^[12] 초기 클럭 속도는 400MHz와 533MHz였으며, 이는 DDR3-800 및 DDR3-1066 (PC3-6400 및 PC3-8500 모듈)으로 설명된다. 현재는 DDR3-1333 및 DDR3-1600 (PC3-10600 및 PC3-12800 모듈)으로 설명되는 667MHz와 800MHz가 일반적이다.^[13] DDR3-2800 (PC3 22400 모듈)까지의 성능을 사용할 수 있다.^[14]

4. 5. DDR4 SDRAM

DDR4 SDRAM은 DDR3 SDRAM의 후속 제품이다. 2008년 샌프란시스코에서 열린 인텔 개발자 포럼에서 공개되었으며, 2011년에 시장에 출시될 예정이었다. 개발 과정에서 출시 시기가 2012년에서^[15] 2015년으로 연기되기도 하였으나,^[16] 2011년 초에 샘플이 발표되면서 2012년에 상업 생산 및 시장 출시가 예상된다고 발표되기 시작했다. DDR4는 2015년에 대량으로 시장에 도입되었는데, 이는 DDR3가 DDR2를 넘어 대량 시장으로 전환하는 데 약 5년이 걸린 것과 비슷하다.

DDR4 칩은 DDR3 칩의 1.5V에 비해 1.2V 이하에서 작동하며,^[17]^[18] 초당 20억 개 이상의 데이터 전송을 수행한다. 2013년까지 2133 MHz의 주파수 속도(DDR4-2133)로 도입될 것으로 예상되었으며, 잠재적으로 4266 MHz(DDR4-4266) 및^[19] 1.05V의 낮은 전압으로 상승할 것으로 추정되었다.^[20]

DDR4는 내부 프리페치 폭을 다시 두 배로 늘리지 않고 DDR3와 동일한 8n 프리페치를 사용한다.^[21] 따라서 데이터 버스를 계속 사용하려면 여러 뱅크에서 읽기를 인터리빙해야 한다.

2009년 2월, 삼성전자는 DDR4 개발을 위한 "중요한 단계"로 간주되는 40 nm DRAM 칩을 검증했다.^[22] 당시 DRAM 칩은 50 nm 공정으로의 전환을 시작하던 중이었다.^[23] 2011년 1월, 삼성전자는 30 nm 2048 MB DDR4 DRAM 모듈의 완성 및 테스트 출시를 발표했다. 이 모듈은 1.2V에서 최대 2.13 Gbit/s의 대역폭을 가지며, 의사 오픈 드레인 기술을 사용하고 동일한 DDR3 모듈보다 40% 적은 전력을 소비한다.^[24]^[25]

2014년 6월 하순에 판매가 시작된 인텔의 Haswell-E 및 X99 칩셋이 DDR4를 지원한다. 2015년 9월, 인텔이 6세대 코어 프로세서를 발표하면서 메인스트림 CPU에서도 DDR4를 지원하기 시작했다.

4. 6. DDR5 SDRAM

2017년 3월, JEDEC은 DDR5 표준 개발 중이라고 발표했다. DDR5는 DDR4의 대역폭을 두 배로 늘리고, 전력 소비를 줄이는 것을 목표로 하며, 2018년에 표준을 발표할 예정이었지만, 구체적인 내용은 공개되지 않았다. 이 표준은 2020년 7월 14일에 발표되었다.^[93]^[94] DDR4 SDRAM과 비교하여 DDR5는 소비 전력을 줄이면서 대역폭이 2배가 된다.^[92]

5. 특수 목적 SDRAM

SDRAM은 그래픽 처리 장치(GPU) 등 특수 목적을 위해 사용되기도 한다. 이러한 특수 목적 SDRAM에는 SGRAM (Synchronous Graphics RAM), GDDR (Graphics Double Data Rate) SDRAM, 고대역폭 메모리(HBM) 등이 있으며, 일반적인 SDRAM과는 다른 기능과 성능을 제공하여 특정 응용 분야에 최적화되어 있다.

5. 1. SGRAM (Synchronous Graphics RAM)

동기 그래픽스 램(SGRAM)은 그래픽 어댑터를 위한 특수 형태의 SDRAM이다. 비디오 카드에서 발견되는 텍스처 메모리 및 프레임 버퍼와 같은 그래픽 관련 작업을 위해 설계되었다. 비트 마스크(다른 비트 평면에 영향을 주지 않고 지정된 비트 평면에 쓰기) 및 블록 쓰기(단일 색상으로 메모리 블록 채우기)와 같은 기능을 추가하여 그래픽 관련 작업을 효율적으로 처리한다.^[58]^[60] VRAM 및 WRAM과 달리 SGRAM은 단일 포트이지만, 다른 비디오 RAM 기술의 이중 포트 특성을 시뮬레이션하기 위해 두 개의 메모리 페이지를 한 번에 열 수 있다.

가장 초기의 SGRAM 메모리는 1994년에 출시된 8Mbit 칩으로, 히타치 HM5283206^[58]과 NEC μPD481850^[60]이 있다. SGRAM을 사용한 최초의 상업용 장치는 1995년 12월에 출시된 소니의 플레이스테이션 (PS) 비디오 게임 콘솔 SCPH-5000 모델이며, NEC μPD481850 칩을 사용했다.^[33]^[61]

동기식 그래픽스 랜덤 액세스 메모리 (SGRAM)
출시일	칩 이름	용량 (비트)	SDRAM 유형	제조사	공정	MOSFET	면적	비고
1994년 11월	HM5283206	8 Mbit	SGRAM (SDR)	히타치	350 nm	CMOS	58 mm²	^[58]^[59]
1994년 12월	μPD481850	8 Mbit	SGRAM (SDR)	NEC	'?'	CMOS	280 mm²	^[60]^[61]
1997년	μPD4811650	16 Mbit	SGRAM (SDR)	NEC	350 nm	CMOS	280 mm²	^[62]^[63]
1998년 9월	'?'	16 Mbit	SGRAM (GDDR)	삼성	'?'	CMOS	'?'	^[41]
1999년	KM4132G112	32 Mbit	SGRAM (SDR)	삼성	'?'	CMOS	280 mm²	^[64]
2002년	'?'	128 Mbit	SGRAM (GDDR2)	삼성	'?'	CMOS	'?'	^[65]
2003년	'?'	256 Mbit	SGRAM (GDDR2)	삼성	'?'	CMOS	'?'	^[65]
2003년	'?'	256 Mbit	SGRAM (GDDR3)	삼성	'?'	CMOS	'?'	^[65]
2005년 3월	K4D553238F	256 Mbit	SGRAM (GDDR)	삼성	'?'	CMOS	77 mm²	^[66]
2005년 10월	'?'	256 Mbit	SGRAM (GDDR4)	삼성	'?'	CMOS	'?'	^[67]
2005년	'?'	512 Mbit	SGRAM (GDDR4)	하이닉스	'?'	CMOS	'?'	^[46]
2007년	'?'	1024 Mbit	SGRAM (GDDR5)	하이닉스	60 nm	CMOS	'?'	^[46]
2009년	'?'	2048 Mbit	SGRAM (GDDR5)	하이닉스	40 nm	CMOS	'?'	^[46]
2010년	K4W1G1646G	1024 Mbit	SGRAM (GDDR3)	삼성	'?'	CMOS	100 mm²	^[68]
2012년	'?'	4096 Mbit	SGRAM (GDDR3)	SK 하이닉스	'?'	CMOS	'?'	^[54]
2016년 3월	MT58K256M32JA	8 Gbit	SGRAM (GDDR5X)	마이크론	20 nm	CMOS	140 mm²	^[69]
2018년 1월	K4ZAF325BM	16 Gbit	SGRAM (GDDR6)	삼성	10 nm	FinFET	225 mm²	^[72]^[73]^[74]

5. 2. GDDR (Graphics Double Data Rate) SDRAM

GDDR SDRAM(Graphics Double Data Rate SDRAM)은 그래픽 처리 장치(GPU)의 주 메모리로 사용하기 위해 설계된 고성능 DDR SDRAM의 한 종류이다. GDDR SDRAM은 DDR3와 같은 일반적인 DDR SDRAM과 일부 핵심 기술을 공유하지만, GPU에 더 큰 메모리 대역폭을 제공하기 위해 DRAM 코어와 I/O 인터페이스 모두에서 더 높은 클럭 주파수를 갖는 것이 주요 특징이다.

2023년 현재 GDDR SDRAM은 GDDR2, GDDR3, GDDR4, GDDR5, GDDR5X, GDDR6, GDDR6X, GDDR6W 등 8세대에 걸쳐 발전해 왔다.

GDDR은 처음에 DDR SGRAM으로 알려졌으며, 1998년 삼성전자에서 16Mbit 메모리 칩을 상업적으로 출시하면서 시작되었다.^[41]

5. 3. HBM (High Bandwidth Memory)

고대역폭 메모리(HBM)는 삼성전자, AMD 및 SK하이닉스에서 개발한 3D 적층 SDRAM을 위한 고성능 RAM 인터페이스이다. 이는 고성능 그래픽 가속기 및 네트워크 장치와 함께 사용하도록 설계되었다.^[34] 최초의 HBM 메모리 칩은 2013년 SK하이닉스에서 생산되었다.^[54]

SGRAM 및 고대역폭 메모리(HBM)
출시일	칩 이름	용량 (비트)	SDRAM 유형	제조사	공정	MOSFET	면적	참고
2012	'?'	4096 Mbit	SGRAM (GDDR3)	SK 하이닉스	'?'	CMOS	'?'	^[54]
2013	'?'	'?'	HBM	SK 하이닉스	'?'	CMOS	'?'	^[54]
2016	'?'	32 Gbit	HBM2	삼성전자	20 nm	CMOS	'?'	^[70]^[71]
2017	'?'	64 Gbit	HBM2	삼성전자	20 nm	CMOS	'?'	^[70]

6. 실패한 후계 기술

DDR SDRAM 외에도 SDR SDRAM의 후속 기술로 제안된 여러 메모리 기술들이 있었다. 주요 경쟁 기술로는 RDRAM, SLDRAM, VCM SDRAM 등이 있었다.

'''RDRAM (Rambus DRAM)'''

RDRAM은 DDR과 경쟁했던 독점 기술이었다. 그러나 비교적 높은 가격과 실망스러운 성능(높은 지연 시간, DDR의 64비트 채널에 비해 좁은 16비트 데이터 채널)으로 인해 SDRAM의 후계자 경쟁에서 패배했다.

'''SLDRAM (Synchronous-Link DRAM)'''

SLDRAM은 1990년대 후반 SLDRAM 컨소시엄에서 개발한 오픈 표준 메모리 기술로, RDRAM의 대안으로 제안되었다. SLDRAM 컨소시엄은 약 20개의 주요 DRAM 및 컴퓨터 산업 제조업체로 구성되었으며, 라이선스 수수료가 없는 개방형 표준을 추구했다.^[28]

SLDRAM의 주요 특징은 다음과 같다.

64비트 버스 사용, 200, 300, 400MHz 클럭 주파수로 작동.
모든 신호를 동일한 라인을 통해 전송하여 여러 라인의 동기화 문제 해결.
DDR SDRAM과 마찬가지로 이중 펌핑 버스를 사용하여 400,^[28] 600,^[29] 또는 800 MT/s의 유효 속도 제공.
11비트 명령 버스 사용, 칩별 선택 신호 없이 각 칩에 ID 할당.
데이터는 두 개의 차등 데이터 클럭을 사용하여 18비트 데이터 버스를 통해 전송.
클럭은 데이터 소스에 의해 생성되어 데이터 왜곡을 줄임.^[30]

SLDRAM의 기본 읽기/쓰기 명령 패킷 구조는 다음과 같다.

SLDRAM 읽기, 쓰기 또는 행 작업 요청 패킷
FLAG	CA9	CA8	CA7	CA6	CA5	CA4	CA1	CA0
1	ID8	장치 ID					ID0	CMD5
0	명령 코드				CMD0	뱅크	행
0	행 (계속)							0
0	0	0	0	열

'''VCM SDRAM (Virtual Channel Memory SDRAM)'''

VCM SDRAM은 NEC가 설계했지만, 라이선스 비용 없이 공개 표준으로 출시된 SDRAM의 일종이다. 표준 SDRAM과 핀 호환이 가능하지만, 명령어가 다르다. RDRAM만큼 비싸지 않아 RDRAM의 잠재적 경쟁 기술로 여겨졌다. 1990년대 후반, 여러 PC 노스브리지 칩셋이 VCSDRAM을 지원했다.^[31]^[32]

VCM은 DRAM 뱅크의 감지 증폭기 행과 데이터 I/O 핀 사이에 각 1/4 행 "세그먼트" 크기의 16개 "채널" 버퍼의 SRAM 캐시를 추가한 구조를 가진다. VCSDRAM 고유의 "프리페치" 및 "복원" 명령어를 통해 DRAM의 감지 증폭기 행과 채널 버퍼 사이의 데이터를 복사하고, SDRAM의 읽기 및 쓰기 명령어는 액세스할 채널 번호를 지정한다. 이를 통해 DRAM 어레이의 현재 활성 상태와 상관없이 읽기 및 쓰기를 수행할 수 있어, 한 번에 4개의 전체 DRAM 행을 액세스하는 효과를 냈다.^[31]^[32]

6. 1. RDRAM (Rambus DRAM)

RDRAM은 DDR과 경쟁했던 독점 기술이었다. RDRAM은 비교적 높은 가격과 실망스러운 성능(높은 지연 시간과 DDR의 64비트 채널에 비해 좁은 16비트 데이터 채널로 인해 발생)으로 인해 SDRAM의 후계자 경쟁에서 패배했다.

6. 2. SLDRAM (Synchronous-Link DRAM)

SLDRAM은 1990년대 후반 SLDRAM 컨소시엄에서 개발한 오픈 표준 메모리 기술로, RDRAM의 대안으로 제안되었다. SLDRAM 컨소시엄은 약 20개의 주요 DRAM 및 컴퓨터 산업 제조업체로 구성되었으며, 라이선스 수수료가 없는 개방형 표준을 추구했다.^[28]

SLDRAM은 64비트 버스를 사용하며 200, 300 또는 400MHz 클럭 주파수로 작동했다. 모든 신호가 동일한 라인을 통해 전송되어 여러 라인의 동기화 문제를 해결했다. DDR SDRAM과 마찬가지로 이중 펌핑 버스를 사용하여 400,^[28] 600,^[29] 또는 800 MT/s의 유효 속도를 제공했다.

SLDRAM은 11비트 명령 버스를 사용했다. 차등 명령 클럭(CCLK/CCLK#)의 4개의 연속적인 에지에서 40비트 명령 패킷을 전송했다. SDRAM과 달리 칩별 선택 신호가 없었으며, 각 칩은 리셋 시 ID가 할당되었다. 명령에는 해당 명령을 처리해야 하는 칩의 ID가 포함되었다. 데이터는 두 개의 차등 데이터 클럭(DCLK0/DCLK0# 및 DCLK1/DCLK1#) 중 하나를 사용하여 18비트(칩당) 데이터 버스를 통해 4 또는 8 단어 버스트로 전송되었다. 표준 SDRAM과 달리 클럭은 데이터 소스(읽기 작업의 경우 SLDRAM 칩)에 의해 생성되었으며 데이터와 동일한 방향으로 전송되어 데이터 왜곡을 크게 줄였다. DCLK 소스가 변경될 때 일시 중지를 할 필요가 없도록 각 명령은 사용할 DCLK 쌍을 지정했다.^[30]

기본 읽기/쓰기 명령 패킷은 다음과 같은 구조를 가졌다.

SLDRAM 읽기, 쓰기 또는 행 작업 요청 패킷
FLAG	CA9	CA8	CA7	CA6	CA5	CA4	CA1	CA0
1	ID8	장치 ID					ID0	CMD5
0	명령 코드				CMD0	뱅크	행
0	행 (계속)							0
0	0	0	0	열

9비트 장치 ID
6비트 명령
3비트 뱅크 주소
10 또는 11비트 행 주소
행 또는 열 확장을 위한 5 또는 4비트 여분
7비트 열 주소

개별 장치는 8비트 ID를 가졌으며, 명령으로 전송된 ID의 9번째 비트는 여러 장치를 주소 지정하는 데 사용되었다. 읽기/쓰기 명령의 msbit가 클리어되었고, CMD 필드는 다음과 같은 의미를 가졌다.

CMD5=0
CMD4=1은 지정된 행을 열고(활성화) CMD4=0은 현재 열려 있는 행을 사용한다.
CMD3=1은 8 단어 버스트를 전송하고 CMD3=0은 4 단어 버스트를 전송한다.
CMD2=1은 쓰기이고 CMD2=0은 읽기이다.
CMD1=1은 이 액세스 후에 행을 닫고 CMD1=0은 열어 둡니다.
CMD0은 사용할 DCLK 쌍(DCLK1 또는 DCLK0)을 선택한다.

SLDRAM 사양에는 바이트별 쓰기 활성화가 없었는데, 이는 CPU 캐시와 ECC 메모리가 있는 시스템을 위해 설계되었기 때문이다.

추가 명령(CMD5 설정)은 데이터 전송 없이 행을 열고 닫고, 새로 고침 작업을 수행하고, 구성 레지스터를 읽거나 쓰고, 기타 유지 관리 작업을 수행했다.

6. 3. VCM (Virtual Channel Memory) SDRAM

VCM(Virtual Channel Memory)은 NEC가 설계했지만, 라이선스 비용 없이 공개 표준으로 출시된 SDRAM의 일종이다. 표준 SDRAM과 핀은 호환되지만, 명령어가 다르다. VCM은 RDRAM만큼 비싸지 않았기 때문에 RDRAM의 잠재적 경쟁 기술이었다. Virtual Channel Memory (VCM) 모듈은 표준 SDRAM과 기계적 및 전기적으로 호환되므로 두 가지 모두에 대한 지원은 메모리 컨트롤러의 기능에만 달려 있다. 1990년대 후반, 여러 PC 노스브리지 칩셋(예: 널리 사용된 VIA KX133 및 KT133)이 VCSDRAM을 지원했다.^[31]^[32]

VCM은 DRAM 뱅크의 감지 증폭기 행과 데이터 I/O 핀 사이에 각 1/4 행 "세그먼트" 크기의 16개의 "채널" 버퍼의 SRAM 캐시를 삽입한다. VCSDRAM 고유의 "프리페치" 및 "복원" 명령어는 DRAM의 감지 증폭기 행과 채널 버퍼 사이의 데이터를 복사하는 반면, SDRAM의 읽기 및 쓰기 명령어는 액세스할 채널 번호를 지정한다. 따라서 읽기 및 쓰기는 DRAM 어레이의 현재 활성 상태와 상관없이 수행될 수 있으며, 한 번에 4개의 전체 DRAM 행을 액세스하기 위해 "열려" 있는 것과 같다. 이는 표준 2뱅크 SDRAM에서 가능한 2개의 열린 행보다 개선된 것이다. (실제로 일부 작업에 사용되는 17번째 "더미 채널"이 있다.)^[31]^[32]

VCSDRAM에서 읽으려면 활성 명령어 다음에 감지 증폭기 어레이에서 채널 SDRAM으로 데이터를 복사하기 위해 "프리페치" 명령어가 필요하다. 이 명령어는 뱅크, 두 비트의 열 주소(행의 세그먼트를 선택하기 위해) 및 4비트의 채널 번호를 지정한다. 이 작업을 수행하면 채널 버퍼에 대한 읽기 명령어가 계속되는 동안 DRAM 어레이를 미리 충전할 수 있다. 쓰기를 하려면 먼저 데이터를 채널 버퍼에 쓴 다음(일반적으로 프리페치 명령을 사용하여 초기화됨), 프리페치 명령어와 동일한 매개변수를 사용하여 복원 명령어를 사용하여 데이터 세그먼트를 채널에서 감지 증폭기 어레이로 복사한다.^[31]^[32]

일반적인 SDRAM 쓰기와는 달리, 복원 명령어가 실행될 때 VCSDRAM 뱅크는 미리 충전(닫힘)되어야 한다. 복원 명령어 직후의 활성 명령어는 DRAM 어레이에 대한 쓰기를 완료하는 DRAM 행을 지정한다. 또한 현재 열린 행에 쓸 수 있는 17번째 "더미 채널"이 있다. 여기에서는 읽을 수는 없지만, 프리페치, 쓰기, 감지 증폭기 어레이로 복원할 수 있다.^[31]^[32]

일반적으로 세그먼트는 프리페치된 것과 동일한 메모리 주소로 복원되지만, 채널 버퍼는 크고 정렬된 메모리 블록을 매우 효율적으로 복사하거나 지우는 데에도 사용할 수 있다. (4분의 1 행 세그먼트의 사용은 DRAM 셀이 SRAM 셀보다 좁다는 사실에 의해 결정된다.) SRAM 비트는 4개의 DRAM 비트 너비로 설계되었으며, 4개의 DRAM 비트 중 하나에 편리하게 연결되어 있다. 추가 명령어는 세그먼트 쌍을 채널 쌍으로 프리페치하고, 선택적 명령어는 프리페치, 읽기 및 사전 충전을 결합하여 임의 읽기의 오버헤드를 줄인다.^[31]^[32]

위는 JEDEC 표준 명령어이다. 이전 칩은 더미 채널 또는 쌍 프리페치를 지원하지 않았으며, 사전 충전을 위해 다른 인코딩을 사용했다.^[31]^[32]

여기에 설명된 13비트 주소 버스는 최대 bit 장치에 적합하다. 각 8,192개의 행과 8,192개의 열을 포함하는 두 개의 뱅크가 있다. 따라서 행 주소는 13비트, 세그먼트 주소는 2비트이며, 세그먼트의 2,048비트(256바이트)에서 1바이트를 선택하려면 8개의 열 주소 비트가 필요하다.^[31]^[32]

7. 보안

일반적으로 휘발성 메모리의 내용은 전원이 꺼지는 순간 사라진다고 생각하지만, 실제 SDRAM에 저장된 내용은 즉시 사라지지 않는다. 완전히 사라지는 데에는 상온에서 수 초가 걸리고, 더 낮은 온도에서는 수 분까지 연장할 수 있다. 이를 이용하여 직전까지 동작했던 메모리 상의 데이터를 복구하여 훔치는 기법이 고안되었다^[97]。 이를 "콜드 부트 공격" 또는 "아이스맨 공격"이라고 부르기도 한다.

참조

_[1] 서적 Microprocessor: Prolegomenes - Calculation and Storage Functions - Calculation Models and Computer https://books.google[...] John Wiley & Sons
_[2] 서적 Memory Systems: Cache, DRAM, Disk https://books.google[...] Morgan Kaufmann
_[3] 서적 Memory Systems: Cache, DRAM, Disk https://books.google[...] Morgan Kaufmann
_[4] 간행물 A 50-ns 16-Mb DRAM with a 10-ns data rate and on-chip ECC
_[5] 간행물 Electronic Design https://books.google[...] Hayden Publishing Company 1993
_[6] 웹사이트 Nanya 256 Mb DDR SDRAM Datasheet http://www.intel.com[...] 2003-04
_[7] 문서 Micron, General DDR SDRAM Functionality, Technical Note, TN-46-05
_[8] 웹사이트 The outlook for DRAMs in consumer electronics https://www.edn.com/[...] AspenCore Media 2007-01-12
_[9] 웹사이트 SDRAM Part Catalog http://www.micron.co[...]
_[10] 웹사이트 What is DDR memory? http://www.simmteste[...]
_[11] 뉴스 Pipe Dreams: Six P35-DDR3 Motherboards Compared http://www.tomshardw[...] 2007-06-05
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