슈퍼스칼라
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1. 개요
슈퍼스칼라는 여러 개의 명령어를 동시에 실행하여 성능을 향상시키는 프로세서 아키텍처이다. 1960년대에 등장하여, 펜티엄 프로세서를 시작으로 x86 아키텍처에 적용되었고, 현재 대부분의 범용 CPU에서 사용된다. 슈퍼스칼라는 여러 실행 유닛을 갖추고, 명령 분배 기구를 통해 병렬 처리를 가능하게 한다. 그러나 명령어 간의 데이터 의존성, 종속성 검사 로직의 복잡성, 분기 명령어 처리 등 여러 요인에 의해 성능 향상에 제한이 있다. 이러한 한계를 극복하기 위해 VLIW, EPIC, SMT, 멀티코어 프로세서와 같은 대안 기술이 연구되고 있다.
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| 슈퍼스칼라 | |
|---|---|
| 기본 정보 | |
 | |
| 유형 | CPU |
| 명령어 처리 방식 | 명령어 수준 병렬 처리 |
| 특징 | 단일 프로세서 내에서 명령어 수준 병렬성을 구현 |
| 상세 정보 | |
| 설명 | 슈퍼스칼라 프로세서는 클럭 사이클 당 둘 이상의 명령어를 실행할 수 있는 CPU 마이크로아키텍처를 구현한다. 따라서 명령어 수준 병렬성(ILP)을 달성한다. |
| 작동 원리 | 슈퍼스칼라 프로세서는 여러 개의 실행 유닛을 가지고 있어, 각 유닛이 동시에 다른 명령어를 실행할 수 있다. |
| 명령어 처리 단계 | 명령어 인출 (Instruction Fetch) 명령어 디코드 (Instruction Decode) 명령어 실행 (Instruction Execution) 결과 쓰기 (Write Back) |
| 명령어 처리 | 슈퍼스칼라 프로세서는 이 단계를 여러 개의 유닛에서 동시에 수행하여 명령어 처리량을 향상시킨다. |
| 주요 이점 | 향상된 성능 명령어 수준 병렬성 (ILP) 활용 |
| 주요 단점 | 복잡한 설계 전력 소비 증가 |
| 활용 분야 | 데스크톱 컴퓨터 서버 모바일 장치 임베디드 시스템 |
| 역사 | |
| 최초의 슈퍼스칼라 CPU | CDC 6600 (1964년, 부분적 슈퍼스칼라) |
| 본격적인 슈퍼스칼라 CPU | 인텔 i960CA (1988년) 및 AMD 29000 (1987년) |
| 발전 | 슈퍼스칼라 아키텍처는 현대 CPU 설계의 핵심 기술로 발전 |
2. 역사
슈퍼스칼라 프로세서의 역사는 1964년 시모어 크레이가 설계한 CDC 6600에서 시작되었으며, 이는 최초의 슈퍼스칼라 설계로 평가받는다.[3] 1967년 IBM System/360 Model 91 또한 슈퍼스칼라 메인프레임이었다.[4]
개인용 컴퓨터에는 1993년 인텔 펜티엄이 출시되면서 슈퍼스칼라 기술이 본격적으로 적용되기 시작했다.
2. 1. 초기 개발
1964년 시모어 크레이가 설계한 CDC 6600은 최초의 슈퍼스칼라 설계로 평가받는다.[3] 1967년 IBM System/360 Model 91 또한 슈퍼스칼라 메인프레임이었다.[4] 최초의 상업용 단일 칩 슈퍼스칼라 마이크로프로세서는 인텔 i960CA(1989),[3] AMD 29000 시리즈 29050(1990),[4] 모토로라 MC88110(1991) 등이다. 이러한 RISC 마이크로프로세서들이 슈퍼스칼라 실행을 처음으로 갖춘 제품인데, RISC 아키텍처는 여러 실행 유닛을 포함하는 데 사용될 수 있는 트랜지스터와 다이 면적을 확보했고, 명령어 집합의 전통적인 균일성은 슈퍼스칼라 디스패치를 선호했기 때문이다. 이것이 바로 RISC 설계가 1980년대와 1990년대까지 CISC 설계보다 빨랐던 이유이다.저전력 전자 애플리케이션, 임베디드 시스템 및 배터리 (전기) 전원 장치에 사용되는 CPU를 제외하고, 1998년경 이후 개발된 사실상 모든 범용 CPU는 슈퍼스칼라이다.
P5 펜티엄은 최초의 슈퍼스칼라 x86 프로세서였으며, Nx586, P6 펜티엄 프로 및 AMD K5는 x86 명령어를 비동기적으로 동적 마이크로코드와 유사한 ''마이크로 오퍼레이션'' 시퀀스로 디코딩한 후 슈퍼스칼라 마이크로아키텍처에서 실제 실행하는 최초의 설계 중 하나였다. 이는 버퍼링된 ''부분'' 명령의 동적 스케줄링을 가능하게 하여, 더 단순한 P5 펜티엄에서 사용된 더 엄격한 방식에 비해 더 많은 병렬성을 추출할 수 있게 했다. 또한 추측 실행을 단순화하고 고급 Cyrix 6x86과 같은 설계에 비해 더 높은 클럭 주파수를 허용했다.
2. 2. 상용 마이크로프로세서
1989년 인텔 i960CA[3]와 1990년 AMD 29000 시리즈 29050은 최초의 상용 단일 칩 슈퍼스칼라 마이크로프로세서였다. RISC 아키텍처는 여러 실행 유닛을 포함할 수 있는 트랜지스터와 다이 면적을 확보했고, 명령어 집합의 균일성은 슈퍼스칼라 디스패치를 용이하게 했기 때문에 이들 프로세서는 슈퍼스칼라 실행을 최초로 갖추게 되었다. 이것이 1980년대와 1990년대에 RISC 설계가 CISC 설계보다 빨랐던 이유이다.저전력 전자 애플리케이션, 임베디드 시스템 및 배터리 (전기) 전원 장치를 사용하는 CPU를 제외하고, 1998년경 이후 개발된 사실상 모든 범용 CPU는 슈퍼스칼라이다.
P5 펜티엄은 최초의 슈퍼스칼라 x86 프로세서였으며, Nx586, P6 펜티엄 프로 및 AMD K5는 x86 명령어를 동적 마이크로코드와 유사한 ''마이크로 오퍼레이션'' 시퀀스로 비동기적으로 디코딩하여 슈퍼스칼라 마이크로아키텍처에서 실행하는 최초의 설계 중 하나였다. 이는 ''부분'' 명령의 동적 스케줄링을 버퍼링하여 P5 펜티엄의 엄격한 방식보다 더 많은 병렬성을 추출할 수 있게 했다. 또한 추측 실행을 단순화하고 Cyrix 6x86과 같은 설계보다 더 높은 클럭 주파수를 허용했다.
2. 3. x86 아키텍처 적용
1993년 인텔의 펜티엄은 최초의 슈퍼스칼라 x86 프로세서로, 2개의 실행 유닛을 갖춘 인 오더 실행형 슈퍼스칼라를 실현하였다.[3] 이후 P6 마이크로아키텍처 (펜티엄 프로와 펜티엄 II)는 3개의 실행 유닛을 갖춘 아웃 오브 오더 실행형 슈퍼스칼라로 발전했다.[4] AMD K5 또한 슈퍼스칼라 x86 프로세서였다. 이들은 x86 명령어를 비동기적으로 마이크로코드와 유사한 ''마이크로 오퍼레이션'' 시퀀스로 디코딩한 후 슈퍼스칼라 마이크로아키텍처에서 실행하는 최초의 설계 중 하나였다. 이는 버퍼링된 ''부분'' 명령의 동적 스케줄링을 가능하게 하여 P5 펜티엄에서 사용된 더 엄격한 방식에 비해 더 많은 병렬성을 추출할 수 있게 했다. 또한 추측 실행을 단순화하고 Cyrix 6x86과 같은 설계에 비해 더 높은 클럭 주파수를 허용했다. 2008년 현재의 IA-32 아키텍처는 단일 코어당 5개의 실행 유닛을 갖춘 아웃 오브 오더 실행형 슈퍼스칼라로, 평균 IPC는 3 이상을 달성하고 있다.3. 스칼라 프로세서와의 비교
가장 단순한 프로세서는 스칼라 프로세서이다. 스칼라 프로세서는 한 번에 하나의 명령어만 처리하는 반면, 벡터 프로세서는 여러 데이터 항목에 대해 동시에 작동하는 명령어를 처리한다. 슈퍼스칼라 프로세서는 이 둘을 혼합한 형태이다. 각 명령어는 하나의 데이터 항목을 처리하지만, CPU 내에 여러 개의 실행 유닛이 있어 여러 개의 명령어가 별도의 데이터 항목을 동시에 처리할 수 있다.[1]
슈퍼스칼라 프로세서는 단일 프로세서 내에서 명령 수준 병렬 처리 방식을 구현한다. 스칼라 프로세서와 달리, 슈퍼스칼라 프로세서는 프로세서의 여러 다른 실행 유닛에 여러 명령을 동시에 보내어 1 클럭 사이클 동안 여러 명령을 실행할 수 있다. 따라서 기본 클럭 속도에서 일반적으로 가능한 것보다 더 많은 명령을 단위 시간 동안 실행할 수 있다.[1]
하지만, 단순히 여러 명령어를 동시에 처리하는 것만으로는 슈퍼스칼라 아키텍처라고 할 수 없다. 명령어 파이프라인, 멀티프로세서, 멀티 코어 아키텍처도 다른 방법으로 여러 명령어를 동시에 처리할 수 있기 때문이다.[1]
3. 1. 작동 방식
슈퍼스칼라 프로세서는 CPU 내에 여러 개의 실행 유닛이 있어, 여러 개의 명령어가 별도의 데이터 항목을 동시에 처리할 수 있다. 이는 스칼라 연산과 벡터 연산이 혼합된 형태와 유사하다.슈퍼스칼라 CPU 설계는 명령 디스패처의 정확성을 향상시키고, 여러 실행 유닛을 항상 사용하도록 하는 데 중점을 둔다. 초기 슈퍼스칼라 CPU는 2개의 ALU와 하나의 FPU를 가졌지만, PowerPC 970과 같은 후기 설계는 4개의 ALU, 2개의 FPU, 2개의 SIMD 유닛을 포함한다.
슈퍼스칼라 프로세서는 일반적으로 1개 이상의 명령어/사이클 이상의 실행 속도를 유지한다. 그러나 단순히 여러 명령어를 동시에 처리하는 것만으로는 아키텍처를 슈퍼스칼라로 만들 수 없는데, 이는 명령어 파이프라인, 멀티프로세서 또는 멀티 코어 아키텍처도 다른 방법으로 이를 달성하기 때문이다.
슈퍼스칼라 CPU에서 디스패처는 메모리에서 명령어를 읽고 어떤 명령어를 병렬로 실행할 수 있는지 결정하여, 각 명령어를 CPU 내에 포함된 여러 실행 유닛 중 하나로 보낸다. 따라서 슈퍼스칼라 프로세서는 단일 명령어 스레드에서 동시에 명령어를 처리하는 여러 개의 병렬 파이프라인을 갖는 것으로 간주할 수 있다.
4. 한계
슈퍼스칼라 기술로 얻을 수 있는 성능 향상은 세 가지 주요 영역에 의해 제한된다.[1]
- 명령어 스트림 내의 고유한 병렬 처리 정도 (CPU로부터 동일한 계산 자원을 요구하는 명령어)[1]
- 종속성 검사 로직 및 레지스터 이름 변경 회로의 복잡성과 시간 비용[1]
- 분기 명령어 처리[1]
기존의 바이너리 실행 프로그램은 다양한 수준의 고유한 병렬 처리를 가지고 있다. 명령어들이 서로 종속되지 않아 동시에 실행될 수 있는 경우도 있지만, 서로 상호 의존적이어서 한 명령어가 다른 명령어의 자원이나 결과에 영향을 미치는 경우도 있다.[1]
반도체 공정 기술이 아무리 발전하여 스위칭 속도가 빨라져도, 동시에 실행 가능한 실제 명령 수에는 한계가 있다. 공정 기술 발전에 따라 실행 유닛(ALU 등)의 수가 증가하더라도 의존 관계 검사를 위한 논리 회로 규모 증가가 급격하여 실현 가능한 규모는 제한된다.[2] 또한, 전력 소비, 복잡성 및 게이트 지연 비용도 슈퍼스칼라 속도 향상을 제한하는 요인이다.[1]
4. 1. 명령어 수준 병렬성 제약
명령어 스트림 내에 고유한 병렬 처리 가능성이 낮은 경우, 슈퍼스칼라의 성능 향상은 제한된다. 예를 들어, `a = b + c; d = e + f`와 같은 명령어들은 서로 의존하지 않기 때문에 병렬로 실행할 수 있다. 그러나 `a = b + c; b = e + f`와 같이 의존성이 있는 명령어는 명령어가 유닛을 통과하는 순서에 따라 병렬 실행이 어려울 수 있다.[1]슈퍼스칼라 CPU는 명령어 스트림에 명령어 간 종속성이 없더라도 항상 의존성 검사를 수행한다. 그렇지 않으면 의존성을 감지하지 못해 잘못된 결과를 낼 수 있기 때문이다.[1]
하지만 코드 스트림 자체에 많은 종속성이 존재한다면, 명령어 스트림 자체의 고유한 병렬 처리 정도가 낮아져 성능 향상이 제한된다.[1]
4. 2. 의존성 검사 로직의 복잡성
슈퍼스칼라 CPU는 명령어 스트림에 명령어 간 종속성이 없더라도 그 가능성을 확인해야 한다.[1] 이를 확인하지 않고 종속성을 감지하지 못하면 잘못된 결과가 생성되기 때문이다.[1]반도체 공정이 아무리 발전하고 스위칭 속도가 빨라져도, 동시에 디스패치될 수 있는 명령어 수에는 실질적인 제한이 있다.[1] 공정 발전으로 더 많은 실행 유닛(예: ALU)이 가능해지겠지만, 명령어 종속성 검사의 부담과 일부 종속성을 완화하기 위한 레지스터 이름 변경 회로의 복잡성도 빠르게 증가한다.[1]
동시에 실행 가능한 명령 수가 증가하면 의존 관계 확인 비용도 급격히 증가한다.[2] CPU 클럭에 맞춰 실행 시점에 이 검사를 수행해야 한다는 점이 상황을 더욱 악화시킨다.[2] 연구에 따르면, 명령 종류를 ''n'', 동시에 실행 가능한 명령 수를 ''k''로 했을 때, 의존 관계 검사 회로 규모는 , 시간은 이 소요된다.[2] 이는 순열에서의 조합론 문제와 같다.[2]
5. 대안 기술
슈퍼스칼라 기술의 한계를 극복하기 위해 초장 명령 방식(VLIW), 명시적 병렬 명령 컴퓨팅(EPIC), 동시 멀티스레딩(SMT), 멀티코어 컴퓨팅과 같은 다양한 기술이 연구 및 개발되었다.[1]
이러한 기술들은 상호 배타적이지 않으며, 단일 프로세서에서 결합될 수 있다. 예를 들어, 각 코어가 여러 개의 병렬 파이프라인을 포함하는 독립적인 프로세서이고, 각 파이프라인이 슈퍼스칼라인 멀티코어 CPU가 가능하다.[3][4] 일부 프로세서는 벡터 기능도 포함한다.[3]
5. 1. VLIW (Very Long Instruction Word)
VLIW는 실행 시간에 하드웨어 로직에 의한 의존성 검사 부담을 없애고 컴파일러에 그 역할을 맡긴다.[1] 명시적 병렬 명령 컴퓨팅(EPIC)은 추가적인 캐시 프리페칭 명령어가 있는 VLIW와 유사하다.[1]VLIW에서 의존 관계 검사는 실행 സമയത്ത് 하드웨어가 아닌 컴파일러에서 수행한다. 슈퍼스칼라 설계에서는 수 나노초 안에 이를 수행해야 하지만, 컴파일러에는 그러한 제약이 없다. 이는 멀티코어와 멀티스레드 컴파일러 조합에서도 마찬가지이다. EPIC 아키텍처도 VLIW와 유사하다.
5. 2. EPIC (Explicitly Parallel Instruction Computing)
명시적 병렬 명령 컴퓨팅(EPIC)은 초장 명령 방식(VLIW)와 유사하며, 추가적인 캐시 프리페칭 명령어를 통해 성능을 향상시킨다.[1] VLIW는 런타임 시 하드웨어 로직에 의한 의존성 검사를 컴파일러에 위임한다.[1] 슈퍼스칼라 설계에서는 이러한 의존성 검사를 수 나노초 내에 수행해야 하지만, 컴파일러는 그러한 시간 제약이 없다.[2]5. 3. 동시 멀티스레딩 (Simultaneous Multithreading, SMT)
동시 멀티스레딩(SMT)은 슈퍼스칼라 프로세서의 전반적인 효율성을 향상시키는 기술이다. SMT는 여러 개의 독립적인 실행 스레드가 최신 프로세서 아키텍처에서 제공하는 리소스를 더 잘 활용할 수 있도록 한다. 이들이 독립적이라는 사실은 한 스레드의 명령어가 다른 스레드의 명령어와 순서에 관계없이 그리고/또는 병렬로 실행될 수 있음을 의미한다. 또한, 하나의 독립적인 스레드는 분기 등으로 인해 다른 스레드의 코드 스트림에서 파이프라인 버블을 생성하지 않는다.[1] SMT는 여러 개의 독립적인 스레드를 동시에 실행하여 실행 유닛의 활용도를 높인다.[2]5. 4. 멀티코어 프로세서
멀티코어 프로세서는 여러 개의 실행 유닛이 전체 프로세서가 아니라는 점에서 슈퍼스칼라 프로세서와 다르다. 단일 프로세서는 ALU, 정수 곱셈기, 정수 시프터, FPU 등과 같은 더 세분화된 실행 유닛으로 구성된다. 여러 개의 명령어를 병렬로 실행할 수 있도록 각 실행 유닛의 여러 버전이 있을 수 있다. 이것은 여러 스레드에서 명령어를 동시에 처리하는 멀티코어 프로세서와는 다르며, 하나의 스레드가 처리 장치("코어"라고 함)당 하나씩 존재한다. 또한, 여러 명령어가 조립 라인 방식으로 동시에 실행의 여러 단계에 있을 수 있는 파이프라인 프로세서와도 다르다.[3]멀티코어 CPU는 개별 코어가 하나의 스레드를 실행하는 독립적인 프로세서로 구성된다 (일반적으로 캐시를 공유한다).[4] 다양한 대안 기술은 상호 배타적이지 않으며 단일 프로세서에서 결합될 수 있다(그리고 자주 결합된다). 따라서 각 코어가 여러 개의 병렬 파이프라인을 포함하는 독립적인 프로세서이고, 각 파이프라인이 슈퍼스칼라인 멀티코어 CPU가 가능하다.[3][4]
6. 데이터 의존성
명령어 간 데이터 의존성은 슈퍼스칼라 프로세서에서 병렬 실행을 제한하는 요인 중 하나이다. 슈퍼스칼라 기법에 의한 성능 향상은 다음 두 가지에 의해 제한된다.[1]
# 명령 열의 본질적인 병렬성의 정도, 즉 명령 수준 병렬성의 제약
# 명령 간의 의존 관계 체크 로직과 분배 기구가 명령 선택에 소요되는 시간의 제약과 기구 자체의 복잡성
기존 바이너리 실행 프로그램은 병렬성 편차가 존재한다. 명령어 간 의존 관계가 전혀 없어 항상 병렬 실행이 가능한 경우도 있지만, 의존 관계가 많아 병렬성이 거의 없는 경우도 있다. 예를 들어, `a = b + c; d = e + f`는 의존 관계가 없어 병렬 실행이 가능하지만, `a = b + c; b = e + f`는 의존 관계 때문에 병렬 실행이 불가능하다.
동시에 실행 가능한 명령 수가 증가하면 의존 관계 확인 비용도 급격히 증가한다. 연구에 따르면 명령 종류를 ''n'', 동시 실행 가능 명령 수를 ''k''라 할 때, 의존 관계 검사 회로 규모는 , 시간은 이 소요된다. 이는 순열에서의 조합론 문제이다.[1]
슈퍼스칼라형 CPU는 명령어 열에 의존 관계가 없더라도 항상 의존 관계 검사를 수행한다. 그렇지 않으면 의존 관계 감지에 실패하여 잘못된 결과를 얻을 수 있기 때문이다.[1]
반도체 공정 기술 발전에 따라 스위칭 속도가 빨라져도, 위와 같은 문제로 인해 동시 실행 가능한 실제 명령 수에는 한계가 있다. 실행 유닛(ALU 등) 수가 증가해도 의존 관계 검사 논리 회로 규모가 급격히 증가하여 실현 가능한 규모는 제한된다. 또한, 의존 관계 검사를 매우 빠르게 실행할 수 있어도, 명령 열의 본질적인 병렬성에 의해 성능 향상은 제한된다.[1]
6. 1. READ AFTER WRITE (RAW) 의존성
ADD와 DIV 두 가지 명령어를 사용하여 데이터 의존성을 설명하면 다음과 같다.[1]- ADD R1, R2, R3: R2와 R3를 더해서 R1에 저장한다.
- DIV R4, R1, R5: R1을 R5로 나누어서 R4에 저장한다.
값이 다음과 같이 주어질 때,
R1 = 8
R2 = 1
R3 = 3
R5 = 2
두 명령어를 순차적으로 실행하면 다음과 같다.
R1 = 4
R4 = 2
실행 순서를 바꿔 실행하면 다음과 같다.
R1 = 4
R4 = 4
R4에 잘못된 결과가 저장된다.[1]
첫 번째 명령어에 의해 값이 정해지는 데이터를 두 번째 명령어에서 읽게 되는 경우에는 두 명령어의 실행 순서가 변경되어서는 안 되며, 이것을 'READ AFTER WRITE 의존성'이라고 한다.[1]
참조
[1]
서적
Introduction to Parallel Programming
2011
[2]
웹사이트
What is a Superscalar Processor? - Definition from Techopedia
http://www.techopedi[...]
2022-08-29
[3]
서적
Digest of Papers Compcon Spring '90. Thirty-Fifth IEEE Computer Society International Conference on Intellectual Leverage
1990
[4]
서적
Digest of Papers COMPCON Spring 1992
1992
[5]
간행물
Software Optimization Guide for AMD EPYC™ 7003 Processors
AMD
2020
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