맨위로가기 타임라인 바로가기

핀펫

"오늘의AI위키"는 AI 기술로 일관성 있고 체계적인 최신 지식을 제공하는 혁신 플랫폼입니다.
"오늘의AI위키"의 AI를 통해 더욱 풍부하고 폭넓은 지식 경험을 누리세요.
타임라인 바로가기
목차

1. 개요

핀펫은 여러 연구자와 기업의 기여로 발전해온 트랜지스터 기술이다. 1960년대부터 이중 게이트 박막 트랜지스터의 개념이 제안되었고, 1980년대에는 더블 게이트 MOSFET의 개념이 특허로 등록되었다. 1989년에는 히타치 제작소에서 최초의 핀펫 트랜지스터 타입인 델타 트랜지스터를 제조했다. 1990년대 후반부터 소자 스케일링 개선을 위한 연구가 진행되었고, 2000년에는 캘리포니아 대학교 버클리 연구 그룹에서 "FinFET" 용어를 사용하며 기술 발전을 이뤘다. 2010년대 이후에는 TSMC, 삼성전자, 인텔 등에서 핀펫 기술을 상용화했으며, 현재는 22nm 이하 공정에서 핀펫 게이트 디자인이 널리 사용되고 있다. 한국에서는 강대원이 MOSFET 개발에 기여했고, KAIST와 SK하이닉스, 삼성전자가 핀펫 기술 발전에 참여했다.

2. 역사

핀펫(FinFET)은 기존 MOSFET의 집적도 한계를 극복하기 위한 연구 과정에서 등장했다. 1960년 벨 연구소의 모하마드 아탈라와 강대원에 의해 MOSFET이 개발된 이후, 소자 크기가 줄어들면서 발생하는 쇼트 채널 효과 등의 문제를 해결하기 위해 새로운 구조의 트랜지스터가 요구되었다.

초기 이중 게이트 MOSFET 개념은 1980년대 일본 산업기술총합연구소(ETL)의 세키가와 도시히로 등에 의해 제안되고 실험되었다. 1989년에는 히타치 제작소 연구팀이 채널이 핀(Fin) 형태를 가지는 최초의 핀펫 구조인 델타(DELTA, Depleted Lean-channel Transistor) 트랜지스터를 개발했다.[7][9][10]

1990년대 후반, 미국 방위고등연구계획국(DARPA)의 지원을 받은 캘리포니아 대학교 버클리(UC 버클리) 연구팀이 핀펫 기술 연구를 주도했다.[14] 후첸밍 교수가 이끈 이 연구팀은 N 채널 및 P 채널 핀펫을 성공적으로 구현하고,[16][17] 지속적인 연구를 통해 10nm 수준까지 소자 크기를 줄이는 성과를 거두었다.[18][19] UC 버클리 연구팀은 2000년 발표한 논문에서 이 새로운 구조의 트랜지스터를 "FinFET"이라고 명명했다.[20][21]

2000년대에는 핀펫 기술 연구가 더욱 진전되어, 2006년 한국과학기술원(KAIST)과 국가 나노팹 센터의 한국 연구팀이 게이트 올 어라운드(GAA) 구조를 적용하여 당시 세계에서 가장 작은 3nm 트랜지스터를 개발하기도 했다.[22][23] 이후 2010년대부터 주요 반도체 기업들이 핀펫 기술을 상용화하여 미세 공정에 적용하기 시작했으며, 핀펫 기술 개발에 크게 기여한 후첸밍은 2020년 IEEE 명예 훈장을 수상했다.[25]

2. 1. 초기 개념 및 개발 (1960년대 ~ 1990년대)

1960년 벨 연구소의 모하마드 아탈라와 강대원이 MOSFET을 처음으로 선보였다. 이후 트랜지스터 소형화 과정에서 발생하는 쇼트 채널 효과를 극복하기 위한 연구가 진행되었다.

1967년에는 H. R. Farrah(벤딕스 공사)와 R. F. Steinberg가 이중 게이트 박막 트랜지스터(TFT)의 개념을 제안했다.[5] 1980년, 일본 산업기술총합연구소(ETL, 당시 전기기술연구소)의 세키가와 도시히로(Toshihiro Sekigawa)는 평면 XMOS 트랜지스터 구조를 설명하는 특허를 통해 더블 게이트 MOSFET 개념을 제안했다.[6] 세키가와는 1984년 헤이야시 유타카(Yutaka Hayashi)와 함께 XMOS 트랜지스터를 실제로 제작했으며, 완전히 고갈된 실리콘 온 인슐레이터(SOI) 소자를 서로 연결된 두 개의 게이트 전극 사이에 끼워 넣는 방식으로 쇼트 채널 효과(단채널 효과)를 크게 줄일 수 있음을 보여주었다.[7][8]

최초의 핀펫(FinFET) 구조를 가진 트랜지스터는 1989년 일본 히타치 제작소 중앙 연구소의 Digh Hisamoto, Toru Kaga, Yoshifumi Kawamoto, Eiji Takeda 팀이 개발한 델타(DELTA, Depleted Lean-channel Transistor) 트랜지스터이다.[7][9][10] DELTA 트랜지스터는 게이트가 채널의 상단과 측면을 감싸는 구조로, 이후 핀펫 기술의 중요한 기반이 되었다.

1990년대 들어 핀펫 구조에 대한 연구가 더욱 활발해졌다. 1996년에는 미네소타 대학교의 인도네시아 출신 공학자 Effendi Leobandung과 Stephen Y. Chou가 넓은 CMOS 트랜지스터를 여러 개의 좁은 채널(핀)로 나누는 구조를 제안했다. 이는 소자 크기 축소를 용이하게 하고, 핀의 측벽을 통한 전류 경로를 추가하여 전체 전류량을 늘리는 효과가 있어 현대적인 핀펫 구조의 기반이 되었다.[11][12][13] 당시 발표된 소자는 채널 폭 35 nm, 채널 길이 70 nm 수준이었다.[11]

DELTA 트랜지스터 연구는 미국 방위고등연구계획국(DARPA)의 주목을 받았다. DARPA는 1997년 캘리포니아 대학교 버클리(UC 버클리)의 연구팀과 계약을 맺고 DELTA 기술을 기반으로 한 차세대 나노전자공학 트랜지스터 개발을 지원했다.[14] 이 연구팀은 히타치의 Digh Hisamoto와 당시 UC 버클리 교수였던 후첸밍(훗날 TSMC CTO 역임) 등이 주도했으며, 1998년 채널 길이 17 nm 수준의 N 채널 핀펫을 개발했고,[16] 이듬해인 1999년에는 채널 길이 50 nm 미만의 P 채널 핀펫 개발에 성공하며 CMOS 구현의 가능성을 열었다.[17]

2. 2. 핀펫 연구 및 발전 (1990년대 후반 ~ 2000년대)

1996년, 미네소타 대학교에서 연구하던 인도네시아 공학자 Effendi Leobandung은 Stephen Y. Chou와 함께 소자 스케일링을 개선하고 전류를 증가시키기 위해 넓은 CMOS 트랜지스터를 여러 개의 좁은 채널로 나누는 핀펫 구조의 이점을 설명하는 논문을 발표했다.[11] 이는 현대 핀펫의 구조와 유사하며, 좁은 핀의 측벽 전도도가 소자 폭 감소로 인한 손실을 상쇄하고도 남음을 보여주었다.[12][13] 이때 제작된 소자는 채널 폭 35nm와 채널 길이 70nm를 가졌다.[11]

1989년 히타치 중앙 연구소의 Digh Hisamoto 등이 개발했던 DELTA(Depleted Lean-channel Transistor) 트랜지스터[7][9][10]의 잠재력에 주목한 미국 방위고등연구계획국(DARPA)은 1997년 캘리포니아 대학교 버클리(UC 버클리) 연구 그룹에게 DELTA 기술을 기반으로 한 심층 나노전자공학 트랜지스터 개발을 의뢰했다.[14] 이 그룹은 Hisamoto와 당시 TSMC 소속이었던 후첸밍 등이 이끌었다. UC 버클리 그룹은 1998년부터 2004년까지 핀펫 기술 분야에서 다음과 같은 중요한 발전을 이루었다.[15]

연도주요 성과채널 크기주요 연구자
1998N 채널 핀펫 개발17nmDigh Hisamoto, 후첸밍, 류추자에, Jeffrey Bokor, Wen-Chin Lee, Jakub Kedzierski, Erik Anderson, Hideki Takeuchi, Kazuya Asano[16]
1999P 채널 핀펫 개발50nm 미만Digh Hisamoto, 후첸밍, Xuejue Huang, Wen-Chin Lee, Charles Kuo, Leland Chang, Jakub Kedzierski, Erik Anderson, Hideki Takeuchi[17]
200115nm 핀펫 개발15nm후첸밍, Yang-Kyu Choi, Nick Lindert, P. Xuan, S. Tang, D. Ha, Erik Anderson, 류추자에, Jeffrey Bokor[18]
200210nm 핀펫 개발10nmShibly Ahmed, Scott Bell, Cyrus Tabery, Jeffrey Bokor, David Kyser, 후첸밍, 류추자에, Bin Yu, Leland Chang[19]
2004High-κ/금속 게이트 핀펫 개발-D. Ha, Hideki Takeuchi, Yang-Kyu Choi, 류추자에, W. Bai, D.-L. Kwong, A. Agarwal, M. Ameen



UC 버클리 연구팀은 2000년 12월 발표한 논문에서 실리콘 온 인슐레이터(SOI) 기판 위에 제작된 비평면 이중 게이트 트랜지스터를 설명하며 "FinFET"(핀 전계 효과 트랜지스터)이라는 용어를 처음 사용했다.[20][21]

2006년에는 한국과학기술원(KAIST)과 국가 나노팹 센터의 한국 연구팀이 게이트 올 어라운드(GAA) 핀펫 기술을 기반으로 3nm 트랜지스터를 개발하는 데 성공했다. 이는 당시 세계에서 가장 작은 나노전자 소자였다.[22][23]

2. 3. 상용화 (2010년대 이후)

2011년, 인텔(Intel)은 게이트가 채널을 세 면에서 감싸는 트라이게이트 트랜지스터 기술을 발표하며 핀펫 상용화의 문을 열었다. 이 기술은 기존 평면 트랜지스터보다 에너지 효율을 높이고 게이트 지연 시간을 줄여 성능을 향상시켰다.[26][27][28] 인텔은 이 기술을 22nm 공정에 적용하여 자사의 아이비 브리지 마이크로아키텍처 기반 프로세서를 2012년부터 출시했다.[29] 이후 22nm 이하 공정에서는 핀펫 구조가 일반적인 게이트 디자인으로 자리 잡았다. (다만, 평면 공정 기술도 18nm까지 개발되었으며, 12nm 공정도 개발 중이다.)

같은 해인 2011년, 라이스 대학교의 연구원 Masoud Rostami와 Kartik Mohanram은 핀펫이 두 개의 전기적으로 독립적인 게이트를 가질 수 있음을 실험적으로 증명했다. 이는 회로 설계자들이 더 효율적이고 저전력인 게이트를 설계할 수 있는 유연성을 제공했다.[24]

핀펫 기술은 반도체 메모리 분야에서도 빠르게 상용화되었다.[1] 2013년, SK하이닉스는 세계 최초로 16nm 공정 기반의 낸드 플래시 메모리 양산을 시작했으며,[30] 같은 해 삼성전자는 10nm 공정 기반의 멀티 레벨 셀 (MLC) 낸드 플래시 메모리 생산을 시작했다.[32] TSMC 역시 2013년에 16nm 핀펫 공정 생산에 돌입했다.[31] 2014년 이후로는 TSMC, 삼성전자, 글로벌파운드리스 등 주요 파운드리 기업들이 14nm 또는 16nm 공정부터 핀펫 디자인을 본격적으로 도입했다.

이후 공정 미세화 경쟁이 심화되면서, TSMC는 2017년에 7nm 공정 생산을 시작했고, 이 공정으로 SRAM 메모리도 생산했다.[33] 삼성전자는 2018년에 5nm 공정 생산을 시작하며 기술 격차를 좁혔다.[34] 나아가 삼성전자는 2019년에 차세대 트랜지스터 구조인 GAAFET(Gate-All-Around FET)을 적용한 3nm 공정의 상업 생산 계획을 발표하며 기술 리더십 확보에 나섰다.[35]

핀펫 기술 개발에 기여한 공로로 후첸밍은 2020년 전기 및 전자 기술자 협회(IEEE)로부터 IEEE 명예 훈장을 받았다. IEEE는 그가 트랜지스터를 3차원 구조로 발전시켜 무어의 법칙을 이어가는 데 핵심적인 역할을 했다고 평가했다.[25]

한편, 완전 공핍형 절연체 상 실리콘(FD-SOI, Fully Depleted Silicon on Insulator) 기술은 핀펫의 잠재적인 저비용 대안으로 여겨지기도 한다.[36]

주요 기업별 핀펫 공정 도입 시점
연도기업공정 노드주요 기술 및 제품
2011인텔22nm트라이게이트 트랜지스터 (아이비 브리지)
2013SK하이닉스16nm낸드 플래시 메모리 (대량 생산)
2013TSMC16nm핀펫 공정
2013삼성전자10nm핀펫 공정 (MLC 낸드 플래시 메모리)
2014 이후TSMC, 삼성전자, 글로벌파운드리스14nm/16nm핀펫 공정
2017TSMC7nm핀펫 공정 (SRAM 메모리)
2018삼성전자5nm핀펫 공정


3. 핀펫의 종류

핀펫은 게이트가 반도체 채널 핀을 감싸는 방식에 따라 여러 종류로 나눌 수 있다.


  • 이중 게이트 핀펫: 게이트가 채널 핀의 양쪽 측면만을 덮는 구조이다.[7][9][10]
  • 삼중 게이트 핀펫: 게이트가 채널 핀의 상단과 양쪽 측면, 즉 세 면을 덮는 구조이다.[7][9][10]
  • 분할 트랜지스터: 이중 게이트 핀펫의 변형으로, 양쪽 게이트를 전기적으로 분리하여 독립적으로 제어할 수 있게 만든 구조이다. 이를 통해 트랜지스터 작동을 더 정교하게 제어할 수 있다.[7][9][10]
  • 게이트 올 어라운드 (GAA) 핀펫: 채널의 모든 면(상하좌우)을 게이트가 완전히 둘러싸는 구조로, 전류 제어 능력을 더욱 향상시킨 기술이다. 2006년 한국과학기술원(KAIST)과 국가 나노팹 센터 연구팀이 이 기술을 기반으로 3nm 트랜지스터를 개발한 바 있다.[22][23]

3. 1. 이중 게이트 핀펫

이중 게이트 박막 트랜지스터(TFT) 개념은 1967년 H. R. Farrah (벤딕스 공사)와 R. F. Steinberg가 처음 제안했다.[5] 이후 이중 게이트 MOSFET은 1980년 일본 전기기술연구소(ETL)의 Toshihiro Sekigawa가 특허에서 평면 XMOS 트랜지스터를 설명하며 제안했다.[6] Sekigawa는 1984년 ETL에서 Yutaka Hayashi와 함께 XMOS 트랜지스터를 실제로 제작했는데, 이들은 완전히 고갈된 절연체 상 실리콘(SOI) 소자를 서로 연결된 두 개의 게이트 전극 사이에 끼워 넣음으로써 단채널 효과를 상당히 줄일 수 있음을 보여주었다.[7][8]

최초의 핀펫 트랜지스터 유형은 "고갈 린 채널 트랜지스터"(DELTA)로 불리며, 1989년 일본 히타치 히타치 중앙 연구소의 Digh Hisamoto, Toru Kaga, Yoshifumi Kawamoto, Eiji Takeda가 처음 제작했다.[7][9][10] 핀펫에서 게이트는 반도체 채널 핀의 상단과 측면 모두를 덮거나(3중 게이트 트랜지스터), 측면만 덮을 수 있다(이중 게이트 트랜지스터). 이중 게이트 트랜지스터는 양쪽 게이트를 분리하여 서로 다른 터미널에 연결할 수도 있는데, 이를 ''분할 트랜지스터''라고 하며, 이를 통해 트랜지스터 작동을 더 정교하게 제어할 수 있다.

1996년 미네소타 대학교에서 연구하던 인도네시아 출신 공학자 Effendi Leobandung은 Stephen Y. Chou와 함께, 넓은 CMOS 트랜지스터를 좁은 너비의 여러 채널로 나누는 구조가 소자 크기 축소와 전류 증가에 유리하다는 연구 결과를 발표했다.[11] 이는 현대적인 핀펫 구조의 기반이 되었으며, 좁은 핀의 측벽을 통한 전도 현상을 활용하여 소자 전류를 효과적으로 높이는 방식이다.[12][13] 이때 제작된 소자는 채널 폭 35nm(32 나노미터), 채널 길이 70nm(65나노미터 공정) 수준이었다.[11]

DELTA 트랜지스터의 잠재력을 확인한 미국 방위고등연구계획국은 1997년 캘리포니아 대학교 버클리의 연구 그룹(Digh Hisamoto, TSMC의 후첸밍 등)과 계약하여 DELTA 기술 기반의 심층 나노전자공학 트랜지스터 개발을 지원했다.[14] 이 그룹은 1998년부터 2004년까지 중요한 성과들을 발표했다.[15]

  • 1998년 - N 채널 핀펫 (17nm, 22 nm 공정) 개발[16]
  • 1999년 - P 채널 핀펫 (50nm 미만, 45 나노미터) 개발[17]
  • 2001년 - 15nm 핀펫 (14 nm 공정) 개발[18]
  • 2002년 - 10nm 핀펫 (10 nm 공정) 개발[19]
  • 2004년 - High-κ/금속 게이트 핀펫 개발


이들은 2000년 12월 발표한 논문에서 "FinFET"(핀 전계 효과 트랜지스터)라는 용어를 처음 사용했으며, 이는 절연체 상 실리콘(SOI) 기판 위에 제작된 비평면 이중 게이트 트랜지스터를 지칭하는 용어로 자리 잡았다.[20][21]

2006년 한국과학기술원(KAIST)과 국가 나노팹 센터의 한국 연구팀은 게이트 올 어라운드(GAA) 핀펫 기술을 기반으로 세계에서 가장 작은 나노전자 소자인 3nm 트랜지스터를 개발했다.[22][23] 2011년에는 라이스 대학교 연구원 Masoud Rostami와 Kartik Mohanram이 핀펫의 두 게이트를 전기적으로 독립적으로 제어할 수 있음을 실험적으로 증명하여, 회로 설계자들이 더 효율적이고 저전력인 게이트를 설계할 수 있는 가능성을 열었다.[24] 이는 앞서 언급된 분할 트랜지스터의 개념을 뒷받침한다.

2020년, 후첸밍은 트랜지스터를 3차원 구조로 발전시켜 무어의 법칙을 이어가는 데 기여한 공로를 인정받아 전기 및 전자 기술자 협회(IEEE)로부터 IEEE 명예 훈장을 받았다.[25]

3. 2. 삼중 게이트 핀펫

핀펫에서 트랜지스터의 게이트는 반도체 채널 핀의 상단과 측면 모두를 덮거나, 측면만 덮고 전기적으로 접촉할 수 있다. 채널 핀의 상단과 양쪽 측면을 모두 덮는 구조를 삼중 게이트 트랜지스터(Tri-gate transistor)라고 부른다.[7][9][10] 이는 채널의 측면만 덮는 이중 게이트 트랜지스터와 구분된다. 최초의 핀펫 유형인 "고갈 린 채널 트랜지스터"(DELTA)가 1989년 일본 히타치 히타치 중앙 연구소에서 개발되면서 이러한 구조적 분류가 가능해졌다.[7][9][10]

3. 3. 분할 트랜지스터

핀펫 트랜지스터의 게이트는 반도체 채널 핀의 상단과 측면 모두를 덮는 3중 게이트 방식과 측면만 덮는 이중 게이트 방식이 있다. 이중 게이트 트랜지스터의 경우, 양쪽 측면 게이트를 각각 다른 터미널 또는 접점에 연결할 수 있는데, 이러한 변형 구조를 분할 트랜지스터라고 부른다. 분할 트랜지스터는 트랜지스터의 작동을 더욱 정교하게 제어할 수 있다는 장점이 있다.[7][9][10]

3. 4. 게이트 올 어라운드 (GAA) 핀펫

채널의 모든 면을 게이트가 둘러싸는 구조로, 전류 제어 능력이 뛰어나다. 2006년 한국과학기술원(KAIST)과 국가 나노팹 센터의 한국 연구팀은 게이트 올 어라운드(GAA) 핀펫 기술을 기반으로 세계에서 가장 작은 나노전자 소자인 3 nm 트랜지스터를 개발했다.[22][23]

4. 한국의 핀펫 기술 기여

강대원은 1960년 벨 연구소에서 모하마드 아탈라와 함께 MOSFET을 처음 증명하여 핀펫 기술 발전의 중요한 토대를 마련했다.

2006년 한국과학기술원(KAIST)과 국가 나노팹 센터의 한국 연구팀은 게이트 올 어라운드(GAA) 핀펫 기술을 기반으로 세계에서 가장 작은 나노전자 소자인 3nm 트랜지스터를 개발했다.[22][23]

참조

[1] 저널 The Silicon Age: Trends in Semiconductor Devices Industry http://www.jestr.org[...] 2022-05-26
[2] 웹사이트 What is Finfet? https://www.computer[...] 2019-07-04
[3] 웹사이트 Intel Announces first 22nm 3D Tri-Gate Transistors, Shipping in 2H 2011 https://www.anandtec[...] 2022-01-18
[4] 웹사이트 VLSI Symposium - TSMC and Imec on Advanced Process and Devices Technology Toward 2nm https://semiwiki.com[...] 2024-02-25
[5] 저널 Analysis of double-gate thin-film transistor 1967-02
[6] 저널 Primary Consideration on Compact Modeling of DG MOSFETs with Four-terminal Operation Mode 2003-02-23
[7] 서적 FinFETs and Other Multi-Gate Transistors https://books.google[...] Springer Science & Business Media 2008
[8] 저널 Calculated threshold-voltage characteristics of an XMOS transistor having an additional bottom gate 1984-08
[9] 서적 International Technical Digest on Electron Devices Meeting 1989-12
[10] 웹사이트 IEEE Andrew S. Grove Award Recipients https://www.ieee.org[...] Institute of Electrical and Electronics Engineers 2019-07-04
[11] 서적 1996 54th Annual Device Research Conference Digest 1996
[12] Ph.D. thesis Nanoscale MOSFETs and single charge transistors on SOI University of Minnesota 1996-06
[13] 저널 Wire-channel and wrap-around-gate metal–oxide–semiconductor field-effect transistors with a significant reduction of short channel effects http://dx.doi.org/10[...] 1997-11-01
[14] 웹사이트 The Breakthrough Advantage for FPGAs with Tri-Gate Technology https://www.intel.co[...] Intel 2019-07-04
[15] 웹사이트 FinFET: History, Fundamentals and Future https://people.eecs.[...] Symposium on VLSI Technology Short Course 2019-07-09
[16] 서적 International Electron Devices Meeting 1998. Technical Digest (Cat. No.98CH36217) 1998-12
[17] 서적 International Electron Devices Meeting 1999. Technical Digest (Cat. No.99CH36318) 2019-09-25
[18] 서적 International Electron Devices Meeting. Technical Digest (Cat. No.01CH37224) 2001-12
[19] 서적 Digest. International Electron Devices Meeting 2019-09-25
[20] 저널 FinFET—a self-aligned double-gate MOSFET scalable to 20 nm 2000-12
[21] 저널 Sub-50 nm P-channel FinFET https://people.eecs.[...] 2001-05
[22] 간행물 Still Room at the Bottom.(nanometer transistor developed by Yang-kyu Choi from the Korea Advanced Institute of Science and Technology ) http://www.highbeam.[...] 2019-07-06
[23] 서적 2006 Symposium on VLSI Technology, 2006. Digest of Technical Papers 2006
[24] 저널 Dual-Vth Independent-Gate FinFETs for Low Power Logic Circuits https://scholarship.[...] 2011
[25] 뉴스 How the Father of FinFETs Helped Save Moore's Law: Chenming Hu, the 2020 IEEE Medal of Honor recipient, took transistors into the third dimension https://spectrum.iee[...] 2021-12-27
[26] 웹사이트 Intel's Revolutionary 22 nm Transistor Technology http://download.inte[...] 2018-04-18
[27] 뉴스 Intel's Tri-Gate transistors: everything you need to know https://www.techrada[...] 2018-04-19
[28] 저널 CMOS Scaling Trends and Beyond 2017
[29] 웹사이트 Intel 22nm 3-D Tri-Gate Transistor Technology https://newsroom.int[...]
[30] 웹사이트 History: 2010s https://www.skhynix.[...] 2019-07-08
[31] 웹사이트 16/12nm Technology https://www.tsmc.com[...] TSMC 2019-06-30
[32] 뉴스 Samsung Mass Producing 128Gb 3-bit MLC NAND Flash https://www.tomshard[...] 2019-06-21
[33] 웹사이트 7nm Technology https://www.tsmc.com[...] TSMC 2019-06-30
[34] 웹사이트 Samsung Completes Development of 5nm EUV Process Technology https://www.anandtec[...] 2019-05-31
[35] 간행물 Samsung Plans Mass Production of 3nm GAAFET Chips in 2021 https://www.tomshard[...] 2019-01-11
[36] 웹사이트 Samsung, GF Ramp FD-SOI https://www.eetimes.[...] 2018-04-27
[37] 논문 Sub-50 nm P-channel FinFET https://people.eecs.[...] 2001-05

관련 사건 타임라인

( 최근 20개의 뉴스만 표기 됩니다. )


본 사이트는 AI가 위키백과와 뉴스 기사,정부 간행물,학술 논문등을 바탕으로 정보를 가공하여 제공하는 백과사전형 서비스입니다.
모든 문서는 AI에 의해 자동 생성되며, CC BY-SA 4.0 라이선스에 따라 이용할 수 있습니다.
하지만, 위키백과나 뉴스 기사 자체에 오류, 부정확한 정보, 또는 가짜 뉴스가 포함될 수 있으며, AI는 이러한 내용을 완벽하게 걸러내지 못할 수 있습니다.
따라서 제공되는 정보에 일부 오류나 편향이 있을 수 있으므로, 중요한 정보는 반드시 다른 출처를 통해 교차 검증하시기 바랍니다.

문의하기 : help@durumis.com