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전자 설계 자동화

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목차

1. 개요

전자 설계 자동화(EDA)는 전자 회로 및 시스템 설계를 자동화하는 데 사용되는 소프트웨어 도구와 방법을 의미한다. 1960년대 IBM에서 컴퓨터를 문서화하면서 시작되었으며, 집적 회로 설계의 수동 방식을 개선하기 위해 개발되었다. EDA는 회로 설계, 시뮬레이션, 분석, 검증, 제조 준비 등 다양한 기술을 포함하며, 고수준 합성, 논리 합성, 레이아웃, 시뮬레이션, 물리적 검증 등의 설계 흐름을 따른다. 주요 기술로는 공정 설계, 소자 설계, 모델 파라미터 추출, 시스템/아키텍처 설계, 개별 블록 설계, DFT/DFM, 배치 및 배선, 마스크 제작, 물리적 검증 등이 있다. 현재 시놉시스, 케이던스 디자인 시스템즈, 앤시스, 알티움, 주켄 등이 주요 업체이며, FPGA 설계 도구와 오픈 소스 EDA 도구도 존재한다. EDA 툴 신제품 발표는 설계 자동화 학술대회(DAC)에서 주로 이루어진다.

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전자 설계 자동화
개요
유형전자 설계 자동화
다른 이름EDA
ECAD (전자 컴퓨터 지원 설계)
설명전자 시스템 (IC, PCB 등) 설계에 사용되는 소프트웨어 도구 범주
설계, 시뮬레이션, 검증을 포함한 전자 시스템 설계 프로세스를 자동화하는 데 사용
역사
배경수동 설계 방법의 한계 극복 필요성
복잡한 전자 시스템 설계를 위한 효율적인 도구 필요
초기 개발1960년대 (수동 레이아웃 및 디지털 회로 시뮬레이션)
주요 발전1980년대: 자동 배치 및 배선 도구 개발
1990년대: 로직 합성 및 타이밍 분석 도구 발전
2000년대: 시스템온칩 (SoC) 설계 및 검증 도구 등장
주요 기능
설계 입력회로도 편집기
하드웨어 기술 언어 (HDL) (예: VHDL, Verilog)
시뮬레이션회로 시뮬레이션 (예: SPICE)
디지털 시뮬레이션
혼합 신호 시뮬레이션
레이아웃자동 배치 및 배선
물리적 검증
검증기능 검증
타이밍 검증
물리적 검증
합성논리 합성
고위 수준 합성
응용 분야
집적 회로 (IC) 설계디지털 IC
아날로그 IC
혼합 신호 IC
인쇄 회로 기판 (PCB) 설계고속 PCB
다층 PCB
시스템온칩 (SoC) 설계임베디드 시스템
모바일 장치
주요 기업
기업케이던스 디자인 시스템즈
시높시스
멘토 그래픽스 (지멘스 EDA)
내셔널 인스트루먼트
역할EDA 소프트웨어 개발 및 공급
EDA 솔루션 및 서비스 제공
관련 기술
하드웨어 기술 언어 (HDL)VHDL
Verilog
SystemVerilog
시뮬레이션SPICE
SystemC
검증UVM (Universal Verification Methodology)
설계 방법론IP (Intellectual Property) 기반 설계
플랫폼 기반 설계
추세 및 미래 전망
인공 지능 (AI)AI 기반 설계 자동화
AI 기반 검증
클라우드 컴퓨팅클라우드 기반 EDA 도구
클라우드 기반 시뮬레이션
새로운 기술3D IC 설계
이종 집적
용어
전산 지원 설계Computer-Aided Design (CAD)
전산 지원 엔지니어링Computer-Aided Engineering (CAE)
자동 테스트 장비Automated Test Equipment (ATE)

2. 역사

전자 설계 자동화(EDA)는 1950년대 IBM이 700 시리즈 컴퓨터를 문서화하면서 시작되었다.[2] EDA 개발 이전에는 집적 회로가 손으로 설계되고 수동으로 배치되었다.[3] 1970년대 중반, 개발자들은 제도뿐만 아니라 회로 설계 자동화를 시작했고, 최초의 배치 및 배선 도구가 개발되었다. 설계 자동화 컨퍼런스 회의록에 당시 개발 내용 대부분이 기록되어 있다.[3]

1981년은 EDA가 본격적인 산업으로 시작된 해이다. 이전부터 휴렛 팩커드(HP), 테크트로닉스, 인텔 등 대규모 전자 회사들이 내부적으로 EDA를 연구해 왔으며, 이 시기에 데이지 시스템스, 멘토 그래픽스, 밸리드 로직 시스템스 등이 설립되었다. 같은 해, 미국 국방부는 VHDL 개발에 자금을 지원하기 시작했다. 1984년에는 설계 자동화 컨퍼런스에서 EDA 관련 최초의 무역 박람회가 개최되었고, 1986년에는 게이트웨이 디자인 오토메이션이 Verilog를 하드웨어 기술 언어로 처음 소개했다.

1980년 칼버 미드와 린 콘웨이의 저서 "Introduction to VLSI Systems" 출판은 칩 설계 분야에 큰 영향을 미쳤다.[4] 이 책은 칩 설계의 표준 교과서로 여겨졌으며, 칩 복잡성이 증가함에 따라 설계 검증 도구의 접근성을 개선하고 논리 시뮬레이션을 활용할 수 있게 했다. 1980년대 중반에는 하드웨어 기술 언어(HDL) 중 하나인 Verilog와 시뮬레이터가 등장하여 회로도 대신 언어 기술로 설계하는 방식이 시작되었다. 1980년대 후반, 시놉시스는 HDL로부터 논리 회로(넷리스트)를 자동으로 생성하는 시스템을 제품화하여 논리 합성 기술을 실용화했다.

오늘날의 디지털 흐름은 매우 모듈화되어 있으며, 프런트 엔드는 개별 기술에 관계없이 셀과 유사한 단위 호출로 컴파일되는 표준화된 설계 설명을 생성한다. 대부분의 아날로그 회로는 여전히 수동으로 설계되며, 아날로그 설계에 고유한 전문 지식(예: 매칭 개념)이 필요하다.[9] 따라서 아날로그 EDA 도구는 훨씬 덜 모듈화되어 있다. 전자를 위한 EDA는 반도체 기술의 지속적인 축적과 함께 중요성이 급격히 증가했다.[10]

1990년대 후반부터는 HDL보다 추상도가 높은 기술을 가능하게 하는 언어 개발이 시작되었다. C/C++(C++) 기반의 SystemC, SpecC 및 기존 Verilog의 확장인 SystemVerilog 등이 개발되었으며, 이들은 시스템 기술 언어 등으로 불린다. 플랫폼은 썬 마이크로시스템즈를 중심으로 한 각종 워크스테이션의 점유율이 계속 상승했지만, PC의 성능 향상에 따라 리눅스를 사용하는 움직임이 나타났다. Windows NT 및 후속 버전도 지원하게 되었다. 2000년 이후, 하드웨어로서 PC/AT 호환기종을, OS로서 Windows나 리눅스를 사용하는 움직임이 가속화되었다.

2. 1. 초기 (1960년대 ~ 1970년대)

전자 설계 자동화(EDA)는 1950년대 IBM이 700 시리즈 컴퓨터를 문서화하면서 시작되었다.[2]

EDA가 개발되기 전에는 집적 회로가 손으로 설계되고 수동으로 배치되었다.[3] 일부 고급 업체에서는 기하학적 소프트웨어를 사용하여 Gerber photoplotter용 테이프를 생성했는데, 이는 단색 노출 이미지를 생성하는 데 사용되었지만, 이조차도 기계적으로 그려진 구성 요소의 디지털 기록을 복사한 것이었다. 이 과정은 근본적으로 그래픽 기반이었으며, 전자 회로에서 그래픽으로의 변환은 수동으로 수행되었다. 이 시대의 가장 유명한 회사는 오늘날에도 여전히 사용되는 GDSII 형식을 개발한 칼마(Calma)였다. 1970년대 중반에 이르러 개발자들은 제도 외에도 회로 설계를 자동화하기 시작했고 최초의 배치 및 배선 도구가 개발되었다. 설계 자동화 컨퍼런스 회의록은 당시 개발의 대부분을 기록했다.[3]

초기 EDA 도구는 학문적으로 생산되었다. 가장 유명한 것 중 하나는 초기 VLSI 시스템 설계를 위해 사용된 일련의 유닉스 유틸리티인 "버클리 VLSI 도구 타르볼"이었다. 널리 사용된 것은 회로 복잡성을 줄이는 데 사용된 에스프레소 휴리스틱 논리 최소화기[6]와 매직[7]이라는 컴퓨터 지원 설계 플랫폼이었다. 또 다른 중요한 발전은 모시스(MOSIS)[8]의 결성이었는데, 이는 실제 집적 회로를 생산하여 학생 칩 설계자를 훈련시키는 저렴한 방법을 개발한 대학 및 제조업체 컨소시엄이었다. 기본 개념은 신뢰할 수 있고 저렴하며 비교적 저기술의 IC 공정을 사용하여 웨이퍼당 많은 수의 프로젝트를 담고, 각 프로젝트의 칩을 여러 개 보존하는 것이었다. 협력 제조업체는 처리된 웨이퍼를 기증하거나 원가에 판매했는데, 이는 자체 장기적인 성장에 도움이 된다고 보았기 때문이다.

캘리포니아 대학교 버클리에서 회로 시뮬레이터 SPICE가 개발되었다. 당시 플랫폼으로는 메인프레임이 주류였다. 이후 각지에서 파생판이 생겨나 개량되면서 사용되고 있다.

미국의 칼마사(Calma)와 애플리콘사(Aplilicon) 등에서 반도체 레이아웃 설계용 CAD 시스템이 등장했다. 모두 미니컴퓨터를 호스트 컴퓨터로 사용한 턴키 시스템이었다. 두 회사 모두 이후 인수 합병 등을 거쳐 소멸했지만, 칼마사의 포토마스크 데이터 형식인 GDSII(스트림) 형식은 현재까지 사용되고 있다. 일본에서는 세이코 전자공업이나 즈켄의 시스템도 등장했다.

당시 CAD는 고가였기 때문에 설계자가 직접 사용하지 않고, 전담 오퍼레이터가 데이터 입력 및 수정을 하는 방식으로 사용되었다.

2. 2. 발전 (1980년대)

1980년 칼버 미드(Carver Mead)와 린 콘웨이(Lynn Conway)의 저서 "Introduction to VLSI Systems" 출판은 칩 설계 분야에 큰 영향을 미쳤다. 이 책은 칩 설계의 표준 교과서로 여겨졌으며,[4] 칩의 복잡성이 증가함에 따라 설계 검증 도구의 접근성을 개선하고, 논리 시뮬레이션을 활용할 수 있게 했다. 칩 레이아웃이 쉬워지고 설계 전에 시뮬레이션을 통해 설계를 검증하여 작동 가능성을 높였다. 텍스트 프로그래밍 언어로 원하는 동작을 지정하고 도구가 상세한 물리적 설계를 도출하는 방식은 오늘날 디지털 IC 설계의 기본으로 남아있다.

초기 EDA 도구는 학계에서 주로 개발되었다. 대표적인 예로 초기 VLSI 시스템 설계를 위한 유닉스 유틸리티인 "버클리 VLSI 도구 타르볼"이 있다. 에스프레소 휴리스틱 논리 최소화기[6]와 매직[7]이라는 컴퓨터 지원 설계 플랫폼도 널리 사용되었다. 모시스(MOSIS)[8]는 대학과 제조업체의 컨소시엄으로, 저렴한 비용으로 학생 칩 설계자를 훈련시키기 위해 실제 집적 회로를 생산하는 데 기여했다.

1981년은 EDA가 본격적인 산업으로 시작된 해이다. 휴렛 팩커드(Hewlett-Packard), 테크트로닉스(Tektronix), 인텔(Intel)과 같은 대규모 전자 회사들은 이전부터 내부적으로 EDA를 연구해 왔으며, 이 시기에 데이지 시스템스(Daisy Systems), 멘토 그래픽스(Mentor Graphics), 밸리드 로직 시스템스(Valid Logic Systems) 등이 설립되었다. 같은 해, 미국 국방부(U.S. Department of Defense)는 VHDL 개발에 자금을 지원하기 시작했다.

1984년에는 설계 자동화 컨퍼런스(Design Automation Conference)에서 EDA 관련 최초의 무역 박람회가 개최되었고, 1986년에는 게이트웨이 디자인 오토메이션(Gateway Design Automation)이 Verilog를 하드웨어 기술 언어로 처음 소개했다. 시뮬레이터의 등장은 칩 설계와 실행 가능한 명세의 직접 시뮬레이션을 가능하게 했다.

논리 회로 설계를 위한 CAE 시스템으로는 멘토 그래픽스(Mentor Graphics), 데이지, 밸리드 등이 등장했다. 초기에는 멘토 그래픽스가 범용 엔지니어링 EWS를 사용하고, 다른 두 회사는 전용 하드웨어와 OS를 사용했지만, 이후 유닉스(UNIX) 기반 EWS와 OS가 일반화되었다. 이러한 도구들은 논리 회로 입력을 위한 편집기와 동작 검증 시뮬레이터 등을 통합했으며, 설계자 한 명이 점유하여 사용하는 형태가 일반적이었다.

ECAD(ECAD)사(이후 케이던스사(Cadence Design Systems))는 레이아웃 CAD 데이터와 논리 설계 도구의 데이터를 비교하는 도구를 개발했고, 회로도를 바탕으로 레이아웃 데이터의 자동 배치 및 배선을 수행하는 도구도 등장했다. 초기에는 게이트 어레이와 같은 세미 커스텀 반도체를 대상으로 했지만, 이후 범용성이 높은 도구로 발전했다.

여러 벤더들이 다양한 도구를 발표하면서 데이터 호환성 문제가 발생했다. 당시 케이던스사와 멘토사는 프레임워크라는 틀에 타사 제품을 통합하려 했으나 실패했고, 데이터 교환을 위한 공통 포맷인 EDIF에 대한 연구가 시작되었다.

칼버 미드와 린 콘웨이는 프로그래밍 언어 컴파일을 통해 회로를 생성하는 개념을 제안했고, 이는 논리 합성이라는 이름으로 실용화되었다. 1980년대 중반에는 하드웨어 기술 언어(HDL) 중 하나인 Verilog와 시뮬레이터가 등장하여 회로도 대신 언어 기술로 설계하는 방식이 시작되었다. 1980년대 후반에는 시놉시스(Synopsys)가 HDL로부터 논리 회로(넷리스트)를 자동으로 생성하는 시스템을 제품화하여 논리 합성 기술을 실용화했다.

2. 3. 성숙 (1990년대 이후)

오늘날의 디지털 흐름은 매우 모듈화되어 있으며, 프런트 엔드는 개별 기술에 관계없이 셀과 유사한 단위의 호출로 컴파일되는 표준화된 설계 설명을 생성한다. 셀은 특정 집적 회로 기술을 활용하여 논리 또는 기타 전자 기능을 구현한다. 팹(fab)은 일반적으로 생산 프로세스에 대한 구성 요소 라이브러리를 제공하며 표준 시뮬레이션 도구에 맞는 시뮬레이션 모델을 제공한다.

대부분의 아날로그 회로는 여전히 수동 방식으로 설계되며, 아날로그 설계에 고유한 전문 지식(예: 매칭 개념)이 필요하다.[9] 따라서 아날로그 EDA 도구는 훨씬 덜 모듈화되어 있는데, 더 많은 기능이 필요하고, 더 강력하게 상호 작용하며, 일반적으로 구성 요소가 덜 이상적이기 때문이다.

전자를 위한 EDA는 반도체 기술의 지속적인 축적과 함께 중요성이 급격히 증가했다.[10] 일부 사용자는 파운드리 운영자로, 반도체 제조 시설("팹")을 운영하고, EDA 소프트웨어를 사용하여 제조 준비성을 위해 들어오는 설계를 평가하는 기술 설계 서비스 회사를 활용하는 추가 개인이다. EDA 도구는 또한 FPGA 또는 현장 프로그래밍 가능 게이트 어레이, 맞춤형 집적 회로 설계에 설계 기능을 프로그래밍하는 데 사용된다.

각각의 툴 성능이 향상되는 가운데, 반도체 제조 공정의 미세화로 인한 다양한 문제를 해결하기 위한 툴이 등장했다. 시뮬레이션을 하지 않고 타이밍 문제를 검증하는 툴(정적 타이밍 분석), 복수의 회로의 등가성을 비교하는 툴(형식 등가 검증), 배선 지연이나 부하를 고려하면서 클록 배선망을 생성하는 툴(클록 트리 합성) 등 다양한 종류가 등장했다. 또한 실제 웨이퍼에 패턴을 노광할 때, 빛의 파장에 가까워져 근접 효과를 무시할 수 없게 되었기 때문에, 미리 보정하는 광학 근접 효과 보정 기술(optical proximity correction|광학 근접 효과 보정영어)도 사용하게 되었다.

1990년대 후반부터 HDL보다 추상도가 높은 기술을 가능하게 하는 언어 개발이 시작되었다. C/C++(C++)를 기반으로 한 SystemC, SpecC 및 기존 Verilog의 확장인 SystemVerilog 등이다. 이것들은 시스템 기술 언어 등으로 불린다.

플랫폼은 썬 마이크로시스템즈를 중심으로 한 각종 워크스테이션의 점유율이 계속 상승했지만, PC의 성능 향상에 따라 리눅스를 사용하는 움직임이 나타났다. Windows NT 및 후속 버전도 지원하게 되었다. 2000년 이후, 하드웨어로서 PC/AT 호환기종을, OS로서 Windows나 리눅스를 사용하는 움직임이 가속화되었다.

3. 주요 기술

전자 설계 자동화(EDA)는 전자 회로 및 시스템 설계를 자동화하는 데 사용되는 다양한 기술을 포괄한다. 주요 기술은 다음과 같다.


  • 고수준 합성(동작 합성 또는 알고리즘 합성): C/C++와 같은 고수준 설계 명세를 RTL로 변환한다.
  • 논리 합성: RTL 설계 (예: Verilog 또는 VHDL)를 논리 게이트 수준의 넷리스트로 변환한다.
  • 회로도 캡처: Cadence Orcad Capture CIS, Proteus ISIS와 같이 표준 셀 디지털, 아날로그, RF 회로도를 작성한다.
  • 레이아웃: Cadence Orcad 레이아웃, Proteus ARES와 같이 회로도 기반 레이아웃을 수행한다.
  • 개별 블록 설계: 각 블록은 시뮬레이션을 통해 요구 성능을 만족하도록 설계된다. 디지털 회로는 Verilog, VHDL 등으로, 아날로그 회로는 SPICE 넷리스트 등으로 기술되어 회로도로 변환된다.
  • IP: 지적 재산권을 가진 기성품 회로 블록이다.
  • 시뮬레이션: 회로 시뮬레이션, 논리 시뮬레이션, 아날로그 디지털 혼재 시뮬레이션, 고장 시뮬레이션, 공정 시뮬레이션, 소자 시뮬레이션, 시스템 시뮬레이션 등이 있다.
  • DFT(Design for Test) / DFM(Design for Manufacturing):
  • DFT: 제조 시 제품 결함을 검출하기 위한 메커니즘 (경계 스캔(Boundary scan영어), BIST영어(built-in self test), ATPG(auto test pattern generation) 등)을 회로에 내장한다.
  • DFM: 결함 발생을 전제로 수율을 향상시키는 메커니즘을 내장한다.
  • 분석 및 검증:
  • 기능 검증: 논리 설계가 사양과 일치하는지 확인한다. (시뮬레이션, 에뮬레이션, 프로토타입 등)[11]
  • RTL 린팅: 코딩 규칙 준수 여부를 확인한다.[12]
  • 클럭 도메인 교차 검증(CDC 검사): 데이터 손실, 메타 안정성 등 잠재적 문제를 감지한다.
  • 형식 검증, 모델 검사: 수학적 방법으로 시스템의 속성을 증명한다.
  • 등가 검사: 칩의 RTL 설명과 합성된 게이트 넷리스트 간의 기능적 등가성을 확인한다.
  • 정적 타이밍 분석: 모든 입력에 대한 최악의 경우를 고려하여 회로 타이밍을 분석한다.
  • 레이아웃 추출: 레이아웃에서 전기적 특성을 계산하고, 정적 타이밍 분석과 함께 칩 성능을 추정한다.
  • 필드 해석기: 맥스웰 방정식을 직접 풀어 레이아웃 추출보다 더 정확한 결과를 얻는다.
  • 물리적 검증: 설계의 제조 가능성, 물리적 결함 유무, 사양 충족 여부를 확인한다.
  • 제조 준비:
  • 칩 마무리: 레이아웃의 제조 용이성을 향상시킨다. (실링 링, 필러 구조 등)[13]
  • 레티클 레이아웃 생성: 테스트 패턴 및 정렬 마크를 포함한다.
  • 해상도 향상 기술(RET) (레이아웃-마스크 준비): 포토마스크 품질을 높이기 위해 레이아웃 데이터를 향상시킨다. (광학 근접 보정(OPC), 역 리소그래피 기술(ILT) 등)
  • 마스크 생성: 계층적 설계에서 평면 마스크 이미지를 생성한다.
  • 자동 테스트 패턴 생성(ATPG): 논리 게이트 작동을 위한 패턴 데이터를 생성한다.
  • 내장형 자체 테스트(BIST): 자체 테스트 컨트롤러를 설치한다.


이러한 기술들은 반도체 제조 공정의 미세화와 함께 더욱 중요해지고 있으며, 타이밍 문제, 회로 등가성, 클록 배선망 생성, 광학 근접 보정 등 다양한 문제를 해결하기 위한 도구들이 개발되고 있다.

3. 1. 설계

오늘날의 디지털 흐름은 매우 모듈화되어 있으며, 프런트 엔드는 개별 기술에 관계없이 셀과 유사한 단위의 호출로 컴파일되는 표준화된 설계 설명을 생성한다. 셀은 특정 집적 회로 기술을 활용하여 논리 또는 기타 전자 기능을 구현한다.[9] 팹(fab)은 일반적으로 생산 프로세스에 대한 구성 요소 라이브러리를 제공하며 표준 시뮬레이션 도구에 맞는 시뮬레이션 모델을 제공한다.

대부분의 아날로그 회로는 여전히 수동 방식으로 설계되며, 아날로그 설계에 고유한 전문 지식(예: 매칭 개념)이 필요하다.[9] 따라서 아날로그 EDA 도구는 훨씬 덜 모듈화되어 있는데, 더 많은 기능이 필요하고, 더 강력하게 상호 작용하며, 일반적으로 구성 요소가 덜 이상적이기 때문이다.

EDA는 반도체 기술의 지속적인 축적과 함께 중요성이 급격히 증가했다.[10] EDA 도구는 FPGA 또는 현장 프로그래밍 가능 게이트 어레이, 맞춤형 집적 회로 설계에 설계 기능을 프로그래밍하는 데 사용된다.

설계 흐름은 주로 몇 가지 주요 구성 요소로 특징지어진다.

  • 고수준 합성(동작 합성 또는 알고리즘 합성이라고도 함) – 고수준 설계 설명 (예: C/C++)은 RTL로 변환되며, 레지스터 간의 상호 작용을 활용하여 회로를 표현한다.
  • 논리 합성 – RTL 설계 설명 (예: Verilog 또는 VHDL로 작성)을 이산 넷리스트 또는 논리 게이트 표현으로 변환한다.
  • 회로도 캡처 – 표준 셀 디지털, 아날로그, RF와 유사한 경우 Cadence의 Orcad의 Capture CIS와 Proteus의 ISIS.
  • 레이아웃 – 보통 회로도 기반 레이아웃으로, Cadence의 Orcad의 레이아웃, Proteus의 ARES와 같다.


논리 회로 설계를 위한 CAE 시스템으로 멘토 그래픽스, 데이지, 밸리드 등이 등장했다. 플랫폼에는 범용 엔지니어링 워크스테이션(EWS)을 사용한 것(멘토)과 전용 하드웨어, OS를 사용한 것(후의 2사)이 있었지만, 그 후 유닉스(UNIX) 기반의 EWS와 OS가 일반화되었다.

이러한 도구는 논리 회로 입력을 위한 에디터와 그 동작 검증을 위한 시뮬레이터 등을 일체화한 것이다. 또한 이 즈음부터 설계자 한 명 한 명이 점유하여 사용하는 형태가 일반화되었다.

레이아웃 CAD에서 작성 데이터와 논리 설계 도구의 데이터를 비교하는 도구([ECAD]사, 후의 케이던스사)도 등장했다. 회로도를 바탕으로 레이아웃 데이터의 자동 배치 배선을 수행하는 도구도 나왔다. 당초에는 게이트 어레이 등의 세미 커스텀 반도체를 대상으로 했지만, 더욱 범용성이 높은 것으로 진화해 갔다. 이 종류의 도구에서는 다수의 도형 데이터를 처리할 필요가 있었지만, 계산 기하학의 성과도 도입하여 성능 향상이 이루어졌다.

복수의 벤더가 각종 도구를 발표한 결과, 데이터 호환이 되지 않는 등의 문제도 발생했다. 당시 2대 벤더였던 케이던스사와 멘토사가 각각 프레임워크라는 틀에 타사 제품을 통합하려는 움직임도 있었지만 성공하지 못했다. 또한 데이터를 교환하는 공통 포맷으로 EDIF의 연구가 시작되었다.

칼버 미드와 린 컨웨이의 저서 『초LSI 시스템 입문』에서 프로그래밍 언어의 컴파일을 통해 회로를 생성하는 것이 제창되었다. 이는 논리 합성이란 이름으로 나중에 실용화되었다.

1980년대 중반에 회로도 대신 프로그래밍 언어와 유사한 하드웨어 기술 언어(HDL) 중 하나인 Verilog와 그 시뮬레이터가 등장하여 회로도 대신 언어 기술로 설계하는 기법이 시작되었다. 1980년대 후반에는 해당 HDL로부터 논리 회로(넷리스트)를 자동으로 생성하는 시스템이 실용화되었다. 이 기술은 논리 합성이라고 불리며, 시놉시스에 의해 제품화되었다.

각각의 툴 성능이 향상되는 가운데, 반도체 제조 공정의 미세화로 인한 다양한 문제를 해결하기 위한 툴이 등장했다. 시뮬레이션을 하지 않고 타이밍 문제를 검증하는 툴(정적 타이밍 분석), 복수의 회로의 등가성을 비교하는 툴(형식 등가 검증), 배선 지연이나 부하를 고려하면서 클록 배선망을 생성하는 툴(클록 트리 합성) 등 다양한 종류가 등장했다. 또한 실제 웨이퍼에 패턴을 노광할 때, 빛의 파장에 가까워져 근접 효과를 무시할 수 없게 되었기 때문에, 미리 보정하는 광학 근접 효과 보정 기술(optical proximity correction영어)도 사용하게 되었다.

1990년대 후반부터 HDL보다 추상도가 높은 기술을 가능하게 하는 언어 개발이 시작되었다. C/C++(C++)를 기반으로 한 SystemC, SpecC 및 기존 Verilog의 확장인 SystemVerilog 등이다. 이것들은 시스템 기술 언어 등으로 불린다.

플랫폼은 썬 마이크로시스템즈를 중심으로 한 각종 워크스테이션의 점유율이 계속 상승했지만, PC의 성능 향상에 따라 리눅스를 사용하는 움직임이 나타났다. Windows NT 및 후속 버전도 지원하게 되었다. 2000년 이후, 하드웨어로서 PC/AT 호환기종을, OS로서 Windows나 리눅스를 사용하는 움직임이 가속화되었다.

  • 개별 블록 설계: 각 블록은 시뮬레이션을 이용하여 개별적으로 요구 성능을 만족하는 설계를 수행한다. 디지털 회로의 블록은 Verilog·VHDL 등을 이용한 논리 기술로, 아날로그 회로는 SPICE 넷리스트 등을 이용한 기술로 회로도로 변환한다. 필요에 따라 IP를 이용한다.
  • IP: 지적 재산권을 가진 기성품 회로 블록을 말한다.
  • 시뮬레이션: 회로 시뮬레이션, 논리 시뮬레이션, 아날로그 디지털 혼재 시뮬레이션(mixed signal simulation), 고장 시뮬레이션, 공정 시뮬레이션, 소자 시뮬레이션, 시스템 시뮬레이션 등이 있다.
  • DFT(design for test) / DFM(design for manufacturing): DFT는 제조 시 제품의 결함을 검출하는 메커니즘을 미리 칩의 회로에 내장하는 방법으로, 경계 스캔(Boundary scan영어), BIST영어(built-in self test), ATPG(auto test pattern generation) 등의 결함 검출 회로를 추가한다. DFM은 결함이 있을 것을 전제로 수율을 향상시키는 메커니즘을 미리 내장하는 방법이다.

3. 2. 시뮬레이션

오늘날의 디지털 흐름은 매우 모듈화되어 있으며, 프런트 엔드는 개별 기술에 관계없이 셀과 유사한 단위의 호출로 컴파일되는 표준화된 설계 설명을 생성한다. 셀은 특정 집적 회로 기술을 활용하여 논리 또는 기타 전자 기능을 구현한다. 팹(fab)은 일반적으로 생산 프로세스에 대한 구성 요소 라이브러리를 제공하며 표준 시뮬레이션 도구에 맞는 시뮬레이션 모델을 제공한다.

대부분의 아날로그 회로는 여전히 수동 방식으로 설계되며, 아날로그 설계에 고유한 전문 지식(예: 매칭 개념)이 필요하다.[9] 따라서 아날로그 EDA 도구는 훨씬 덜 모듈화되어 있는데, 더 많은 기능이 필요하고, 더 강력하게 상호 작용하며, 일반적으로 구성 요소가 덜 이상적이기 때문이다. 전자를 위한 EDA는 반도체 기술의 지속적인 축적과 함께 중요성이 급격히 증가했다.[10]

논리 회로 설계를 위한 CAE 시스템으로 멘토 그래픽스, 데이지, 밸리드 등이 등장했다. 플랫폼에는 범용 엔지니어링 워크스테이션(EWS)을 사용한 것(멘토)과 전용 하드웨어, OS를 사용한 것(후의 2사)이 있었지만, 그 후 유닉스 기반의 EWS와 OS가 일반화되었다. 이러한 도구는 논리 회로 입력을 위한 에디터와 그 동작 검증을 시뮬레이터 등으로 일체화한 것이다. 또한 이 즈음부터 설계자 한 명 한 명이 점유하여 사용하는 형태가 일반화되었다.

회로도를 바탕으로 레이아웃 데이터의 자동 배치 배선을 수행하는 도구도 나왔다. 당초에는 게이트 어레이 등의 세미 커스텀 반도체를 대상으로 했지만, 더욱 범용성이 높은 것으로 진화해 갔다. 복수의 벤더가 각종 도구를 발표한 결과, 데이터 호환이 되지 않는 등의 문제도 발생했다.

칼버 미드와 린 컨웨이의 저서 『초LSI 시스템 입문』에서 프로그래밍 언어의 컴파일을 통해 회로를 생성하는 것이 제창되었다. 이는 논리 합성이란 이름으로 나중에 실용화되었다.

1980년대 중반에 회로도 대신 프로그래밍 언어와 유사한 하드웨어 기술 언어(HDL) 중 하나인 Verilog와 그 시뮬레이터가 등장하여 회로도 대신 언어 기술로 설계하는 기법이 시작되었다.

각각의 툴 성능이 향상되는 가운데, 반도체 제조 공정의 미세화로 인한 다양한 문제를 해결하기 위한 툴이 등장했다. 시뮬레이션을 하지 않고 타이밍 문제를 검증하는 툴(정적 타이밍 분석), 복수의 회로의 등가성을 비교하는 툴(형식 등가 검증)등 다양한 종류가 등장했다.

1990년대 후반부터 HDL보다 추상도가 높은 기술을 가능하게 하는 언어 개발이 시작되었다. C/C++(C++)를 기반으로 한 SystemC, SpecC 및 기존 Verilog의 확장인 SystemVerilog 등이다. 이것들은 시스템 기술 언어 등으로 불린다.

플랫폼은 썬 마이크로시스템즈를 중심으로 한 각종 워크스테이션의 점유율이 계속 상승했지만, PC의 성능 향상에 따라 리눅스를 사용하는 움직임이 나타났다. Windows NT 및 후속 버전도 지원하게 되었다. 2000년 이후, 하드웨어로서 PC/AT 호환기종을, OS로서 Windows나 리눅스를 사용하는 움직임이 가속화되었다.

  • 시스템, 아키텍처 설계

: 전체 시스템의 요구사항으로부터, 구성 블록 및 각 블록의 요구 성능을 결정한다. 이 때 수행되는 시뮬레이션을 시스템 시뮬레이션이라고 한다.

  • 개별 블록 설계

: 각 블록은 시뮬레이션을 이용하여 개별적으로 요구 성능을 만족하는 설계를 수행한다. 디지털 회로의 블록은 Verilog·VHDL 등을 이용한 논리 기술로, 아날로그 회로는 SPICE 넷리스트 등을 이용한 기술로 회로도로 변환한다. 필요에 따라 IP를 이용한다.

  • '''IP(intellectual property)''': 지적 재산권을 가진 기성품 회로 블록을 말한다.
  • '''시뮬레이션''': 회로 시뮬레이션, 논리 시뮬레이션, 아날로그 디지털 혼재 시뮬레이션(mixed signal simulation), 고장 시뮬레이션, 공정 시뮬레이션, 소자 시뮬레이션, 시스템 시뮬레이션 등이 있다.

3. 3. 분석 및 검증

오늘날의 디지털 흐름은 매우 모듈화되어 있으며, 프런트 엔드는 개별 기술에 관계없이 셀과 유사한 단위의 호출로 컴파일되는 표준화된 설계 설명을 생성한다. 셀은 특정 집적 회로 기술을 활용하여 논리 또는 기타 전자 기능을 구현한다. 팹(fab)은 일반적으로 생산 프로세스에 대한 구성 요소 라이브러리를 제공하며 표준 시뮬레이션 도구에 맞는 시뮬레이션 모델을 제공한다.[9]

전자를 위한 EDA는 반도체 기술의 지속적인 축적과 함께 중요성이 급격히 증가했다.[10] EDA 도구는 FPGA 또는 현장 프로그래밍 가능 게이트 어레이, 맞춤형 집적 회로 설계에 설계 기능을 프로그래밍하는 데 사용된다.

EDA의 분석 및 검증에는 다음이 포함된다.

  • 기능 검증: 논리 설계가 사양과 일치하고 작업을 올바르게 실행하는지 확인한다. 시뮬레이션, 에뮬레이션 및 프로토타입을 통한 동적 기능 검증을 포함한다.[11]
  • RTL 린팅: 구문, 의미론 및 스타일과 같은 코딩 규칙을 준수하도록 한다.[12]
  • 클럭 도메인 교차 검증(CDC 검사): 린팅과 유사하지만, 이러한 검사/도구는 설계에서 여러 클럭 도메인을 사용하여 발생할 수 있는 데이터 손실, 메타 안정성과 같은 잠재적 문제를 감지하고 보고하는 데 특화되어 있다.
  • 형식 검증, 모델 검사: 수학적 방법을 사용하여 시스템이 특정 원하는 속성을 가지고 있으며, 일부 원치 않는 영향(예: 교착 상태)이 발생할 수 없음을 증명하려고 시도한다.
  • 등가 검사: 칩의 RTL-설명과 합성된 게이트-넷리스트 간의 알고리즘 비교를 통해 ''논리'' 수준에서 기능적 등가성을 보장한다.
  • 정적 타이밍 분석: 입력에 독립적인 방식으로 회로의 타이밍을 분석하여 모든 가능한 입력에 대해 최악의 경우를 찾는다.
  • 레이아웃 추출: 제안된 레이아웃에서 시작하여 모든 와이어와 장치의 (근사적인) 전기적 특성을 계산한다. 위의 정적 타이밍 분석과 함께 완료된 칩의 성능을 추정하는 데 자주 사용된다.
  • 필드 해석기: IC 및 PCB 설계에서 관심 있는 경우에 대해 맥스웰 방정식을 직접 푼다. 위의 레이아웃 추출보다 느리지만 더 정확한 것으로 알려져 있다.
  • 물리적 검증: 설계가 물리적으로 제조 가능한지 확인하고, 결과 칩에 기능을 방해하는 물리적 결함이 없고, 원래 사양을 충족하는지 확인한다.


논리 회로 설계를 위한 CAE 시스템으로 멘토 그래픽스, 데이지, 밸리드 등이 등장했다. 플랫폼에는 범용 엔지니어링 워크스테이션(EWS)을 사용한 것(멘토)과 전용 하드웨어, OS를 사용한 것(후의 2사)이 있었지만, 그 후 유닉스(UNIX) 기반의 EWS와 OS가 일반화되었다.

이러한 도구는 논리 회로 입력을 위한 에디터와 그 동작 검증을 시뮬레이터 등으로 일체화한 것이다. 또한 이 즈음부터 설계자 한 명 한 명이 점유하여 사용하는 형태가 일반화되었다.

레이아웃 CAD에서 작성 데이터와 논리 설계 도구의 데이터를 비교하는 도구([ECAD]사, 후의 케이던스사)도 등장했다. 회로도를 바탕으로 레이아웃 데이터의 자동 배치 배선을 수행하는 도구도 나왔다.

복수의 벤더가 각종 도구를 발표한 결과, 데이터 호환이 되지 않는 등의 문제도 발생했다. 각각의 툴 성능이 향상되는 가운데, 반도체 제조 공정의 미세화로 인한 다양한 문제를 해결하기 위한 툴(시뮬레이션을 하지 않고 타이밍 문제를 검증하는 툴(정적 타이밍 분석), 복수의 회로의 등가성을 비교하는 툴(형식 등가 검증))이 등장했다.

3. 4. 제조 준비

마스크 데이터 준비 또는 MDP는 실제 리소그래피 포토마스크를 생성하여 칩을 물리적으로 제조하는 데 사용된다.

  • '''칩 마무리'''는 레이아웃의 제조 용이성을 향상시키기 위한 사용자 지정 지정 및 구조를 포함한다. 실링 링과 필러 구조가 여기에 해당한다.[13]
  • 테스트 패턴 및 정렬 마크가 있는 '''레티클 레이아웃'''을 생성한다.
  • 해상도 향상 기술(RET)은 최종 포토마스크의 품질을 높이는 방법과 같은 그래픽 작업을 통해 레이아웃 데이터를 향상시키는 '''레이아웃-마스크 준비''' 단계이다. 여기에는 이 마스크를 사용하여 칩을 제조할 때 발생하는 회절 및 간섭 효과에 대한 사전 보상인 광학 근접 보정(OPC) 또는 역 리소그래피 기술(ILT)이 포함된다.
  • '''마스크 생성'''은 계층적 설계에서 평면 마스크 이미지를 생성한다.
  • '''자동 테스트 패턴 생성'''(ATPG)은 가능한 한 많은 논리 게이트 및 기타 구성 요소를 작동시키기 위해 체계적으로 패턴 데이터를 생성한다.
  • '''내장형 자체 테스트'''(BIST)는 설계의 논리 또는 메모리 구조를 자동으로 테스트하기 위한 자체 포함형 테스트 컨트롤러를 설치한다.


반도체 제조 공정의 미세화로 인해, 시뮬레이션을 하지 않고 타이밍 문제를 검증하는 툴(정적 타이밍 분석), 복수의 회로의 등가성을 비교하는 툴(형식 등가 검증), 배선 지연이나 부하를 고려하면서 클록 배선망을 생성하는 툴(클록 트리 합성) 등 다양한 종류의 툴이 등장했다. 또한 실제 웨이퍼에 패턴을 노광할 때, 빛의 파장에 가까워져 근접 효과를 무시할 수 없게 되었기 때문에, 미리 보정하는 광학 근접 보정(optical proximity correction영어, OPC)도 사용하게 되었다.

  • 배치 및 배선, 마스크 제작
  • : 디지털 회로의 경우, 회로 블록의 배치 결정과 자동 배선을 수행한다. 아날로그 회로는 고주파수가 될수록 완전한 자동 배치 및 배선이 어려우므로 수작업으로 마스크를 제작하는 경우가 발생한다.
  • 물리적 검증
  • : 설계가 회로도와 일치하는지, 또는 물리적 설계 기준을 충족하는지 검증한다. 전자를 LVS, 후자를 DRC라고 한다.
  • 기생 소자 추출, 재시뮬레이션
  • : 제작된 마스크에서 기생 소자(커패시턴스, 저항, 인덕턴스 등)를 추출하여 해당 정보를 원래 회로에 추가하고, 다시 회로 및 논리 시뮬레이션을 수행하여 정상적으로 동작하고 목표 성능을 만족하는지 확인한다. 이 기생 소자 추출 및 추가 작업을 백 어노테이션이라고 한다.
  • 마스크 데이터 생성
  • : 설계 데이터로부터 실제로 반도체 칩을 제조하기 위한 포토 마스크용 데이터로 변환한다. 최근 미세화 공정에서는, 이 시점에서 빛의 간섭에 의한 영향 시뮬레이션을 수행하고, 마스크 데이터를 보정한다.

4. 주요 업체

2023년 3월 기준 주요 전자 설계 자동화(EDA) 업체들의 시가 총액은 다음과 같다.[14][15][16][17][18]

회사명시가 총액
시놉시스(Synopsys)578.7억달러
케이던스 디자인 시스템즈(Cadence Design Systems)566.8억달러
앤시스(Ansys)249.8억달러
알티움(Altium)48.8억호주 달러
주켄(Zuken)772.5억엔



2011년 12월 기준, 멘토 그래픽스(Mentor Graphics)는 23.3억달러, 마그마 디자인 오토메이션(Magma Design Automation)은 5.07억달러의 시가 총액을 기록했다.[19] 스프링소프트(SpringSoft)는 64.4억신 대만 달러의 시가총액을 기록했다. 그러나 지멘스(Siemens)는 2017년 멘토를 인수하여 2021년 지멘스 EDA로 이름을 변경했고,[20][21] 시놉시스(Synopsys)는 2012년에 마그마와 스프링소프트를 각각 인수했다.[22][23]

많은 EDA 회사들은 핵심 사업에 적용 가능한 소프트웨어나 기술을 가진 소규모 회사들을 인수한다.[24] 시장 선두 기업들은 대부분 여러 소규모 회사들의 합병으로 이루어졌으며, 이러한 추세는 시스템 온 칩 개발로 인해 가속화되고 있다.[25]

2012년 현재, EDA 시장은 즈켄, 시놉시스, 케이던스, 멘토의 4강 구도로, 이들 기업이 과점하고 있다. 새로운 툴을 개발하는 벤처 기업들이 계속 등장하고 있지만, 대형 4개사에 인수되는 경우가 많다.


  • 주켄 - 2015년, 와이・디・시의 EDA "CADVANCE"를 인수했다.[26]
  • 시놉시스 - 2011년, Extreme DA 및 Magma Design Automation|마그마 디자인 오토메이션영어을 인수, 2012년, SpringSoft 인수, 2015년, Atrenta 인수, 2020년, INVECAS 및 Terrain EDA를 인수했다.
  • 케이던스 디자인 시스템즈 - 2010년, Denali Software 인수, 2011년, Azuro 인수, 2020년, AWR Corporation 및 Integrand Software를 인수했다.
  • 멘토 그래픽스 - 2013년, Oasys Design Systems의 EDA "RealTime" 인수, 2015년, Tanner EDA 인수. 2017년, 지멘스에 인수되었다. 같은 해, 소송으로 파산한 ATopTech의 자산을 인수[27]했으며, 모회사인 지멘스가 Solido Design Automation을 인수했다. 2018년, 지멘스가 Austemper Design Systems를 인수하고, 2020년, UltraSoC 및 Avatar Integrated Systems (ATopTech에서 분리된 회사[28]) 를 인수했다.
  • ANSYS - 2011년, Apache Design을 인수.
  • Real Intent
  • Incentia Design Systems
  • 키사이트 테크놀로지스
  • 실바코 - 2018년, NanGate를 인수하고, 2020년, Coupling Wave Solutions의 자산을 인수했다.
  • 지닷
  • Altium|알티움영어 (구 Protel) - 1998년, Accolade Design Automation을 인수하고, 2017년, Upverter|업버터영어를 인수했다.

5. 주요 학술 회의


  • 설계 자동화 학술대회
  • 전산 설계를 위한 국제 학술대회
  • 유럽 설계 자동화 및 테스트
  • 아시아 태평양 설계 자동화 학술대회
  • VLSI 기술 및 회로 심포지엄


전자 설계 자동화(EDA) 도구 신제품 발표의 장으로, 연 1회 Design Automation Conference영어(통칭 DAC, 닥)라는 회의 및 전시회가 미국에서 열린다. 일본에서는 이와 유사한 행사로 신제품 전시회 Electronic Design and Solution Fair영어가 매년 개최된다. 또한, DAC의 아시아판인 국제 회의 아시아 태평양 설계 자동화 학술대회(ASP-DAC)도 매년 개최된다.

6. FPGA 설계 도구

7. 오픈 소스 EDA 도구



  • 키캐드

참조

[1] 웹사이트 About the EDA Industry http://www.edac.org/[...] Electronic Design Automation Consortium 2015-07-29
[2] 웹사이트 1966: Computer Aided Design Tools Developed for ICs https://www.computer[...] 2023-01-01
[3] 웹사이트 EDA (Electronic Design Automation) - Where Electronics Begins https://embedjournal[...] 2013-05-25
[4] 서적 Introduction to VLSI Design Addison-Wesley
[5] 웹사이트 Carver Mead Awarded Kyoto Prize by Inamori Foundation https://www.caltech.[...] 2022-06-17
[6] 서적 Logic minimization algorithms for VLSI synthesis Springer Science & Business Media
[7] 간행물 The magic VLSI layout system
[8] 간행물 MOSIS-A gateway to silicon
[9] 서적 Fundamentals of Layout Design for Electronic Circuits https://link.springe[...] Springer 2020
[10] 서적 Electronic Design Automation For Integrated Circuits Handbook Taylor and Francis
[11] 웹사이트 Functional Verification https://semiengineer[...] 2017-03-17
[12] 뉴스 RTL Linting. https://besttechview[...] BTV 2023-01-02
[13] 서적 Fundamentals of Layout Design for Electronic Circuits https://link.springe[...] Springer 2020
[14] 웹사이트 Synopsys, Inc. (SNPS) Stock Price & News - Google Finance https://www.google.c[...] 2023-03-23
[15] 웹사이트 Cadence Design Systems Inc (CDNS) Stock Price & News - Google Finance https://www.google.c[...] 2023-03-23
[16] 웹사이트 ANSYS, Inc. (ANSS) Stock Price & News https://www.google.c[...] 2023-12-04
[17] 웹사이트 Altium Limited (ALU) Stock Price & News - Google Finance https://www.google.c[...] 2023-03-23
[18] 웹사이트 Zuken Inc (6947) Stock Price & News - Google Finance https://www.google.c[...] 2023-03-23
[19] 문서 Company Comparison - Google Finance https://web.archive.[...] Google.com 2013-08-10
[20] 웹사이트 Siemens acquires Mentor Graphics for $4.5 billion, eyes connected device, building expansion https://www.zdnet.co[...] 2023-03-23
[21] 웹사이트 Mentor Finally Becomes Siemens EDA From January 2021 https://www.eetimes.[...] 2020-12-15
[22] 웹사이트 Synopsys to buy Magma for $507 million http://www.eetimes.c[...] EETimes 2011-11-30
[23] 웹사이트 Synopsys to Acquire Magma Design Automation http://news.synopsys[...]
[24] 웹사이트 EDA Innovation through Merger and Acquisitions http://www10.edacafe[...] EDA Cafe 2010-03-23
[25] 웹사이트 Semi Wiki:EDA Mergers and Acquisitions Wiki https://www.semiwiki[...] 2011-01-16
[26] 뉴스 ボード設計用EDAの「CADVANCE」、図研がYDCから取得 https://xtech.nikkei[...] 日経BP 2015-06-01
[27] 뉴스 Company Overview of ATopTech, Inc. https://www.bloomber[...] Bloomberg
[28] 뉴스 「新しい名前で出ています」、米アバターが7nmチップ設計でアピール p.2 https://xtech.nikkei[...] 日経 2018-10-29


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