ASIC
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1. 개요
ASIC(Application-Specific Integrated Circuit)은 특정 용도로 설계된 맞춤형 집적 회로를 의미한다. 게이트 어레이 기술을 시작으로 표준 셀 설계, 풀 커스텀 설계, 구조화된 설계를 거쳐 발전해왔으며, 통신, 이미지 처리, 컴퓨팅 시스템, 가상 화폐 채굴 등 다양한 분야에 활용된다. ASIC은 표준 로직 IC, 프로그래머블 로직 디바이스 등에 비해 성능 향상, 소형화, 저전력 소비, 대량 생산 시 단가 절감의 장점이 있지만, 개발 비용, 기간, 설계 오류 수정의 어려움, 소량 생산 시 높은 단가 등의 단점도 존재한다.
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| ASIC | |
|---|---|
| 개요 | |
| 유형 | 집적 회로 |
| 용도 | 특정 용도에 최적화된 맞춤형 회로 설계 |
| 특징 | 높은 성능 낮은 전력 소비 소형화 대량 생산에 적합 |
| 설명 | 응용 분야별 집적 회로 (Application-Specific Integrated Circuit)는 특정 용도를 위해 설계 및 제작된 집적 회로이다. |
| 설계 및 제작 | |
| 설계 방식 | 주문형 설계 (Full-custom design) 표준 셀 기반 설계 (Standard-cell based design) 게이트 어레이 기반 설계 (Gate-array based design) |
| 개발 과정 | 사양 정의 기능 설계 논리 설계 회로 설계 레이아웃 설계 검증 제작 |
| 제작 비용 | 초기 NRE (Non-Recurring Engineering) 비용이 높지만, 대량 생산 시 개당 비용은 낮아짐 |
| 종류 | |
| 디지털 ASIC | 마이크로프로세서 메모리 디지털 신호 처리 (DSP) 회로 |
| 아날로그 ASIC | 증폭기 필터 데이터 변환기 |
| 혼성 신호 ASIC | 아날로그 및 디지털 회로를 통합 |
| 장점 및 단점 | |
| 장점 | 성능 향상 전력 소비 감소 크기 축소 지적 재산 보호 시스템 비용 절감 (대량 생산 시) |
| 단점 | 높은 초기 개발 비용 긴 개발 시간 설계 변경의 어려움 낮은 유연성 |
| 응용 분야 | |
| 통신 | 휴대 전화 무선 통신 네트워크 장비 |
| 가전 제품 | 텔레비전 DVD 플레이어 게임 콘솔 |
| 자동차 | 엔진 제어 시스템 ABS 에어백 |
| 산업 자동화 | 로봇 제어 시스템 |
| 의료 기기 | MRI CT 스캐너 심박 조율기 |
| 대안 | |
| FPGA (Field-Programmable Gate Array) | 유연성이 높고 프로그래밍 가능하지만, 성능과 전력 효율성이 ASIC에 비해 떨어짐 |
| 관련 용어 | |
| SoC (System on Chip) | 여러 기능을 하나의 칩에 통합한 시스템 수준의 집적 회로 |
| EDA (Electronic Design Automation) | ASIC 설계를 위한 소프트웨어 도구 |
| 참고 자료 | |
| 참고 문헌 | ASIC Design in the Silicon Sandbox: A Complete Guide to Building Mixed-signal Integrated Circuits Physical Design Essentials: An ASIC Design Implementation Perspective |
| 관련 링크 | FPGA's vs. ASIC's - EE Times |
2. 역사
ASIC(Application Specific Integrated Circuit, 주문형 반도체)는 회로 구성을 숨기고, 고장이 발생하기 쉬운 장치 간 연결 지점을 줄이며, 실장 면적 및 대량 생산 시 비용을 절감하기 위해 제작되었다. 단기능 IC와 고성능 연산용 IC를 제외한 거의 모든 반도체 제품을 포함하며, 다양한 종류가 존재한다. 디지털 회로가 일반적이지만, 아날로그 회로를 포함하거나 아날로그 회로만으로 구성된 ASIC도 있다. 1990년대 후반부터는 DRAM 내장도 가능해졌으며, 플래시 메모리 탑재 ASIC 등 각 회사의 특기 분야가 나뉘게 되었다.
맞춤화는 금속 상호 연결 마스크를 변경하여 이루어졌으며, 게이트 어레이는 최대 수천 개의 게이트 복잡성을 가졌다. 이는 현재 중규모 집적 회로라고 불린다. 이후 버전은 금속 및 다결정 실리콘 레이어를 모두 사용하여 맞춤화된 다양한 기본 다이를 사용함으로써 더욱 일반화되었다. 일부 기본 다이는 랜덤 액세스 메모리(RAM) 요소를 포함하기도 했다.
2. 1. 초기 역사
초기 ASIC은 게이트 어레이 기술을 사용했다. 1967년 페란티와 Interdesign은 초기 바이폴라 트랜지스터 게이트 어레이를 제조했다. 같은 해, 페어차일드 반도체는 바이폴라 다이오드-트랜지스터 로직(DTL) 및 트랜지스터-트랜지스터 로직(TTL) 어레이의 Micromatrix 제품군을 출시했다.[4]상보형 금속 산화막 반도체(CMOS) 기술은 게이트 어레이의 광범위한 상업화를 열었다. 최초의 CMOS 게이트 어레이는 1974년 로버트 립(Robert Lipp)이 International Microcircuits, Inc.(IMI)를 위해 개발했다.[5][6][4]
1970년대 페어차일드와 모토롤라는 Micromosaic 및 Polycell이라는 상표명으로 금속 산화막 반도체(MOS) 표준 셀 기술을 도입했다. 이 기술은 나중에 VLSI Technology(1979년 설립)와 LSI Logic(1981년)에 의해 성공적으로 상업화되었다.[4]
2. 2. 상업적 응용
게이트 어레이 회로의 성공적인 상업적 응용은 1981년과 1982년에 출시된 저가형 8비트 ZX81 및 ZX Spectrum 개인용 컴퓨터에서 발견되었다. 이들은 싱클레어 리서치(영국)에서 주로 I/O 솔루션으로 사용하여 컴퓨터 그래픽스를 처리하는 것을 목표로 했다.[4]3. 표준 셀 설계
1980년대 중반, 설계자들은 ASIC 제조업체를 선택하고 해당 제조업체의 설계 도구를 사용하여 설계를 구현했다.[7] 타사 설계 도구를 사용할 수도 있었지만, 여러 ASIC 제조업체의 배치 및 실제 반도체 공정 성능 특성으로 효과적으로 연결되지 않았다. 그래서 대부분의 설계자는 공장별 도구를 사용하여 설계를 완료했다.
이러한 문제를 해결하고 더 높은 밀도의 장치를 얻기 위해 표준 셀이 구현되었다.[7] 모든 ASIC 제조업체는 전파 지연, 정전 용량 및 인덕턴스 등 알려진 전기적 특성을 가진 기능 블록을 만들 수 있었고, 이는 타사 도구에서도 표현 가능했다. 표준 셀 설계는 이러한 기능 블록을 활용하여 매우 높은 게이트 밀도와 우수한 전기적 성능을 달성한다. 표준 셀 설계는 비경상 엔지니어링 및 반복 구성 요소 비용, 성능 및 개발 속도(시장 출시 시간 포함) 측면에서 게이트 어레이 및 반 맞춤형 설계와 전체 맞춤형 설계 사이의 중간 단계이다.
3. 1. 설계 흐름 (EDA)
1990년대 후반에는 논리 합성 도구를 사용할 수 있게 되었다. 이러한 도구는 HDL 설명을 게이트 레벨 넷리스트로 컴파일할 수 있었다. 표준 셀 집적 회로 (IC)는 일반적으로 전자 설계 흐름이라고 불리는 개념적 단계로 설계되지만, 실제로는 이러한 단계가 상당히 중첩된다.[7]# '''요구 사항 엔지니어링''': 설계 엔지니어 팀은 일반적으로 요구 사항 분석에서 파생된, 새로운 ASIC에 대한 필요한 기능에 대한 비공식적인 이해로 시작한다.
# '''레지스터-전송 레벨 (RTL) 설계''': 설계 팀은 하드웨어 기술 언어를 사용하여 ASIC에 대한 설명을 구성한다. 이 과정은 고급 프로그래밍 언어로 컴퓨터 프로그램을 작성하는 것과 유사하다.
# '''기능 검증''': 기능 검증을 통해 목적에 대한 적합성을 검증한다. 여기에는 테스트 벤치를 통한 논리 시뮬레이션, 형식적 검증, 에뮬레이션 등 여러 기술이 포함될 수 있다. 대부분의 FPGA와 달리 ASIC는 일단 제작되면 재프로그래밍할 수 없으므로, ASIC 설계는 완전히 정확해야 하며, 전체 테스트 커버리지가 필요하다.
# '''논리 합성''': 논리 합성은 RTL 설계를 표준 셀이라고 하는 하위 레벨 구성 요소의 큰 컬렉션으로 변환한다. 표준 셀은 특정 기능을 수행하는 논리 게이트의 사전 특성화된 컬렉션으로 구성된 표준 셀 라이브러리에서 가져오며, 일반적으로 ASIC 제조업체에 따라 다르다. 결과 표준 셀 컬렉션과 그 사이의 필요한 전기적 연결을 게이트 레벨 넷리스트라고 한다.
# '''배치''': 게이트 레벨 넷리스트는 배치 도구에 의해 처리되어 최종 ASIC을 나타내는 집적 회로 다이의 영역에 표준 셀을 배치한다. 배치 도구는 지정된 다양한 제약 조건에 따라 표준 셀의 최적화된 배치를 찾는다.
# '''라우팅''': 전자 라우팅 도구는 표준 셀의 물리적 배치를 가져와 넷리스트를 사용하여 그 사이의 전기적 연결을 생성한다. 검색 공간이 크기 때문에 이 과정은 "전역적으로 최적의" 솔루션이 아닌 "충분한" 솔루션을 생성한다. 출력은 반도체 제작 시설 ('팹' 또는 '파운드리')이 물리적 집적 회로를 제조할 수 있도록 하는 일련의 포토마스크를 만드는 데 사용 가능한 파일이다. 배치 및 라우팅은 밀접하게 관련되어 있으며 전자 설계에서 집합적으로 배치 및 라우트라고 한다.
# '''사인오프''': 최종 레이아웃이 주어지면 회로 추출은 기생 저항 및 커패시턴스를 계산한다. 디지털 회로의 경우, 이는 지연 정보로 더 매핑되어 정적 타이밍 분석을 통해 회로 성능을 추정할 수 있다. 이 테스트와 설계 규칙 검사 및 전력 분석과 같은 다른 최종 테스트는 집합적으로 사인오프라고 하며, 장치가 프로세스, 전압 및 온도의 모든 극한 조건에서 올바르게 작동하도록 보장하기 위한 것이다. 이 테스트가 완료되면 칩 제작을 위해 포토마스크 정보가 공개된다.[8]
이러한 단계는 물리적 제조 공정에서 결함이 나중에 도입되지 않는 한 거의 항상 원래 설계를 올바르게 구현하는 최종 장치를 생성한다. 설계 흐름은 표준 제품 설계에도 공통적으로 적용되지만, 표준 셀 설계는 제조업체의 셀 라이브러리를 사용하므로 풀 커스텀 설계보다 위험이 훨씬 적다. 표준 셀은 트랜지스터 밀도가 비용 효율적이며, 게이트 어레이와 달리 IP 코어와 정적 랜덤 액세스 메모리 (SRAM)도 효과적으로 통합할 수 있다.
과거 ASIC 개발에서는 AND영어, OR영어, NOT영어, FF 등의 논리 회로 기호를 회로도 기반으로 조합하여 설계했다. 그러나 현재 Verilog HDL영어에 의한 RTL 기술에서는 조합 회로의 논리와 순차 회로의 타이밍 조건을 기술하는 것만으로 충분하며, 게이트 레벨에 비해 추상도가 높은 기술이 가능해져 설계 개발 효율이 향상되었다.
4. 게이트 어레이 및 세미 커스텀 설계
게이트 어레이 설계는 트랜지스터 및 기타 능동 소자로 구성된 확산층이 미리 정의되어 있고, 이러한 소자를 포함하는 전자 웨이퍼가 금속화 단계 이전에 "재고"로 유지되거나 연결되지 않은 제조 방법이다. 물리적 설계 프로세스는 최종 장치에 대한 이러한 레이어의 상호 연결을 정의한다. 대부분의 ASIC 제조업체의 경우, 이는 두 개에서 아홉 개의 금속 레이어로 구성되며 각 레이어는 아래 레이어에 수직으로 실행된다. 금속화는 비교적 빠른 프로세스이므로 생산 주기가 훨씬 짧아져 출시 시간이 단축된다.
게이트 어레이 ASIC는 빠른 설계와 컴퓨터 성능 간의 타협이다. 오늘날 회로 설계자가 순수한 논리 전용 게이트 어레이 설계를 구현하는 경우는 드물며, 이는 거의 전적으로 현장 프로그래밍 가능 장치로 대체되었다. 이러한 장치 중 가장 두드러진 것은 필드 프로그래머블 게이트 어레이 (FPGA)이다.
5. 풀 커스텀 설계
풀 커스텀 ASIC 설계는 장치의 모든 포토리소그래피 레이어를 정의한다.[7] 풀 커스텀 설계는 면적 감소(따라서 반복되는 구성 요소 비용 감소), 성능 향상, 아날로그 구성 요소와 미리 설계된(완전히 검증된) 구성 요소를 통합할 수 있다는 장점이 있다. 이러한 구성 요소에는 마이크로프로세서 코어와 같은 시스템 온 칩을 형성하는 구성 요소가 있다.
풀 커스텀 설계의 단점은 제조 및 설계 시간 증가, 비반복 엔지니어링 비용 증가, 컴퓨터 지원 설계(CAD) 및 전자 설계 자동화 시스템의 복잡성 증가, 설계 팀의 훨씬 더 높은 기술 요구 사항 등이 있다.
그러나 디지털 전용 설계의 경우, "표준 셀" 셀 라이브러리와 최신 CAD 시스템을 함께 사용하면 위험 부담 없이 상당한 성능/비용 이점을 얻을 수 있다. 자동화된 레이아웃 도구는 빠르고 사용하기 쉬우며, 설계의 성능 제한 부분을 "수동으로 조정"하거나 수동으로 최적화할 수도 있다.
6. 구조화된 설계
'''구조화된 ASIC 설계''' ('''플랫폼 ASIC 설계'''라고도 함)는 반도체 산업에서 비교적 새로운 추세이며, 셀 기반 ASIC에 비해 제조 및 설계 주기 시간이 모두 단축된다. Embedded Systems|임베디드 시스템영어 기초에 따르면, 구조화된 ASIC 설계에서 장치의 로직 마스크 층은 ASIC 벤더에 의해 미리 정의된다.[9] 구조화된 ASIC가 게이트 어레이와 구별되는 점은 게이트 어레이에서 미리 정의된 금속층이 제조 턴어라운드를 더 빠르게 만드는 데 기여한다는 것이다.
7. 셀 라이브러리, IP 기반 설계, 하드 및 소프트 매크로
셀 라이브러리는 일반적으로 장치 제조업체에서 서비스의 일부로 제공하며, 추가 비용은 없지만 출시 시 비밀 유지 계약(NDA) 조건에 따라 보호되며 제조업체의 지적 재산으로 간주된다. 셀 라이브러리의 물리적 설계는 보통 미리 정의되어 있어 "하드 매크로"라고 부른다.[7]
IP 코어는 더 큰 ASIC의 하위 구성 요소로 제3자에게 구매하는 설계이다. IP 코어는 하드웨어 기술 언어 형태(주로 "소프트 매크로"라고 함) 또는 ASIC의 마스크에 직접 인쇄할 수 있는 완전히 라우팅된 설계(주로 "하드 매크로"라고 함)로 제공될 수 있다. ARM처럼 IP 코어만 판매하여 팹리스 제조업체로 분류되는 기업도 있다. 현재 많은 조직에서 CPU, 이더넷, USB, 전화 인터페이스 등 사전 설계된 코어를 판매하고 있으며, 대규모 조직은 조직의 나머지를 위해 코어를 생산하는 전담 부서나 사업부를 보유하기도 한다.[8]
OpenCores와 같은 오픈 소스 하드웨어 조직은 하드웨어 설계에서 오픈 소스 소프트웨어 운동과 병행하여 무료 IP 코어를 수집하고 있다.
소프트 매크로는 주로 공정 독립적이다. 즉, 광범위한 제조 공정과 다양한 제조업체에서 제작할 수 있다. 반면 하드 매크로는 공정 제한적이며, 다른 공정이나 제조업체로 이전(포팅)하려면 추가적인 설계 노력이 필요할 수 있다.
8. 멀티 프로젝트 웨이퍼 (MPW)
일부 제조업체와 IC 설계 회사는 저렴한 비용으로 프로토타입을 얻는 방법으로 멀티 프로젝트 웨이퍼 서비스(MPW)를 제공한다. 종종 셔틀이라고 불리는 이 MPW는 여러 설계를 포함하며, "컷 앤 고" 방식으로 정기적으로, 예정된 간격으로 실행되며, 일반적으로 제조업체의 책임은 제한적이다. 이 계약은 베어 다이의 제공 또는 소수의 장치 조립 및 패키징을 포함한다. 이 서비스는 일반적으로 물리적 설계 데이터베이스(예: 마스크 정보 또는 패턴 생성 (PG) 테이프)를 제공하는 것을 포함한다. 제조업체는 공정에 대한 관여도가 낮기 때문에 종종 "실리콘 파운드리"라고 불린다.[1]
9. 응용 분야
ASIC은 가정용, 산업용, 사무용 등 다양한 전기 제품에 사용된다. ASSP의 예로는 인코딩/디코딩 칩, 이더넷 네트워크 인터페이스 컨트롤러 칩 등이 있다.
9. 1. 통신 분야
통신 대역과 통신량의 증가로 고속 처리가 요구되면서 네트워크 통신 기기에 주로 사용된다. 라우터, L3~L7 스위치, 방화벽, 부하 분산(SLB/NLB) 장치, 패킷처리 장치 등에서 ASIC가 널리 사용되고 있다.[1] 그밖에도 컴퓨터용 3D 그래픽스 렌더링 엔진이 되는 LSI으로도 일부 사용되고 있으며, 컴퓨터를 다루는 사람들에게는 매우 친숙한 존재가 되고 있다.[1]9. 2. 이미지 처리
컴퓨터용 3D 그래픽스 렌더링 엔진 등에 이용된다. 디지털 스틸 카메라, 디지털 비디오 카메라 등에서 이미지 보정, 이미지 압축 처리에 전용 ASIC을 개발하는 제조사(예: 캐논의 DIGIC)도 있다.고속 복사기 등의 복합기에서도 이미지 처리 전용 ASIC을 탑재하고 있는 것도 있다. DVD 레코더에 대표되는 동영상 압축/재생 처리에도 전용 MPEG 인코더/디코더용 ASIC이 개발되고 있다. 디지털 방송 대응의 대형 FPD 텔레비전에는 MPEG 디코더 ASIC이 탑재되는 경우도 있지만, FPGA로 구성되어 있는 것도 있다.
9. 3. 컴퓨팅 시스템 전반
CPU나 마이크로컨트롤러 등의 프로세서는 전용 마스크를 제작하여 생산한다는 점에서는 광의의 ASIC의 정의에 해당하지만, 이들은 항상 별도의 분류로 취급된다.[1] 각종 CPU용 칩셋이나, 범용 표준 버스 제어 (PCI 버스 브리지 등)의 LSI는 ASIC라고 할 수 있다.[1]9. 4. 가상 화폐 채굴
가상 화폐의 대규모 채굴에는 전용 ASIC을 이용한 채굴 장치가 사용되고 있다.[10] 반면 개인 수준에서는 효율이 낮지만, 시판되는 CPU나 GPU를 이용한 채굴이 이루어지고 있다.[10]9. 5. 기타 분야
ASIC의 용도는 매우 광범위하며, 가정용, 산업용, 사무용 등 다양한 전기 제품에 사용된다.10. ASIC 설계 방법
Verilog HDL이나 VHDL 같은 하드웨어 기술 언어가 개발되면서, 이를 이용하여 ASIC을 설계하는 것이 주류가 되었다. 이러한 언어는 회로 정보를 논리의 연속으로 취급하여 LSI 개발 효율을 향상시키기 위해 개발되었다.[7] 과거에는 논리 회로도를 직접 그려서 설계했지만, Verilog HDL에서는 `assign C = A | B;`와 같이 간단하게 표현할 수 있어 설계 효율이 매우 높아졌다. 물론, 이러한 코드는 시놉시스사의 DesignCompiler와 같은 프로그램을 사용하여 실제 회로 구조로 변환해야 한다.
FPGA와 ASIC은 동일한 논리 기술 언어를 사용한다. 따라서, 개발 초기에는 FPGA를 사용하여 프로토타입을 만들고, 대량 생산이 필요한 시점에 ASIC으로 전환하는 방법이 사용된다. 이를 위해 핀 할당을 FPGA와 ASIC에서 공통으로 하거나, 내장 블록을 공유하기도 한다. 하지만, ASIC은 일단 제작되면 설계 변경이 불가능하므로, FPGA를 완전히 대체할 수는 없다.[8]
11. 분류
- gate array|게이트 어레이영어: 기본 논리 회로(게이트 회로)를 미리 제조해 두고, 개별 품종 전용 배선층만 주문에 따라 제작하여 제품을 완성한다. 제조 기간이 짧고 비용이 저렴하지만, 집적도 및 성능은 떨어진다.[7]
- cell base|셀 베이스영어: 설계된 기능 블록을 배치하고, 그 외의 개별 논리 회로와 이들 간의 배선층을 제작하여 제품을 만든다. 집적도와 성능은 게이트 어레이보다 우수하지만, 제조 기간과 비용이 더 많이 든다.[7]
- embedded array|임베디드 어레이영어: 게이트 어레이 기반의 일부에 설계된 기능 블록을 내장하고, 나머지 논리는 게이트 어레이 부분을 이용하여 배선한다. 게이트 어레이와 셀 베이스의 절충형이다.[7]
- standard cell|스탠다드 셀영어: 위의 세 가지 종류를 총칭하거나, 셀 베이스 IC를 가리키는 경우에 사용되며, 집적 회로 제조사에 따라 사용법이 다르다.[7]
- structured ASIC|스트럭처드 ASIC영어: 개발 기간 단축을 위해 게이트 어레이 기반에 SRAM, 클럭용 PLL, 입출력 인터페이스 등 범용 기능 블록을 미리 내장하여 최소한의 개별 설계로 대응할 수 있도록 한 것이다. 제조사 측에서 전용 배선층을 사용하여 클럭 분배 회로 등을 배선하여 사용자의 설계 부담을 줄인다.[7]
12. 장점 및 단점
ASIC은 표준 로직 IC, 표준 메모리 IC, 회로 설계를 다시 쓸 수 있는 프로그래머블 로직 디바이스 또는 FPGA 등에 비해 다음과 같은 장단점을 가진다.
'''장점:'''
'''단점:'''
- 개발비 및 기간 과다
- 회로 설계 오류 수정의 어려움[1]
- 소량 생산 시 단가 매우 높음[1]
- 제조 공정 및 납기 지연[1]
- 설계 관련 인건비로 인한 비용 상승[1]
- 제조 공정 복잡성에 따른 비용 상승[1]
12. 1. 장점
- 구현 면적을 축소할 수 있다.[1]
- 소비 전력을 감소시킬 수 있다.[1]
- 동작 속도를 향상시킬 수 있다.[1]
- 대량 생산 시 표준 로직 IC, 표준 메모리 IC, 프로그래머블 로직 디바이스, FPGA 등과 비교하여 단가가 저렴하다.[1]
12. 2. 단점
13. 프로세스 기술
ASIC은 반도체 종류뿐만 아니라, 반도체 공정 기술의 세대에서도 폭넓은 세대를 사용하고 있다. 예를 들어, TSMC는 2008년 말부터 40nm 공정으로 생산을 시작했으며, UMC는 45nm 공정으로 시제품 제조에 성공했으며, SMIC는 2009년부터 45nm 공정으로 생산을 준비하고 있다는 식으로, ASIC을 취급하는 세계적인 파운드리의 대부분이, 인텔사(Intel Corporation)나 AMD사(Advanced Micro Devices), NVIDIA영어사가 사용하는 최신 공정 기술보다 한 세대 정도 늦지만 확실히 추종하고 있다. 한편, 대만 UMC에서도 2008년 3분기 전체 매출에서 공정 세대별 비율은 65nm 세대가 7%, 90nm 세대가 31%, 130nm 세대가 20%, 150nm 세대가 21%, 250-350nm 세대가 16%, 500nm 이상의 세대도 5%나 되었다. 이는 최신 공정 기술은 마스크 비용만으로도 고가이며, 예를 들어 65nm에서는 1세트에 100만달러 정도인데, 130nm에서는 마스크 비용에 설계·시험·검증 비용을 더해 파운드리에 지불하는 개발 비용까지 포함해도 40만달러로 끝나기 때문이다. 최첨단 공정 기술에 의한 고성능화가 요구되지 않고, 기존 제품의 미세한 수정으로 끝나는 ASIC 제품에는 오래된 7세대 전의 공정을 사용하고 있는 것이 현 상황이다[11]。
참조
[1]
서적
Physical Design Essentials: An ASIC Design Implementation Perspective
Springer
2007
[2]
서적
ASIC Design in the Silicon Sandbox: A Complete Guide to Building Mixed-signal Integrated Circuits
https://archive.org/[...]
McGraw-Hill
2007
[3]
웹사이트
FPGA's vs. ASIC's
https://www.eetimes.[...]
2004-09-13
[4]
웹사이트
1967: Application Specific Integrated Circuits employ Computer-Aided Design
https://www.computer[...]
Computer History Museum
2019-11-09
[5]
웹사이트
Lipp, Bob oral history
http://www.computerh[...]
Computer History Museum
2018-01-28
[6]
웹사이트
People
http://www.computerh[...]
Computer History Museum
2018-01-28
[7]
서적
Application-Specific Integrated Circuits
Addison-Wesley Professional
[8]
서적
Logic Design
EDTECH
2019
[9]
서적
Foundations of Embedded Systems
Springer International Publishing
2019
[10]
웹사이트
ASIC、マイニングとは？詳細を解説 - 【DMMビットコイン】暗号資産（仮想通貨）ならDMM Bitcoin
https://bitcoin.dmm.[...]
2022-01-19
[11]
간행물
ASICの微細化に急ブレーキ 45nm世代で壁に直面
日経エレクトロニクス
2009-03-09
본 사이트는 AI가 위키백과와 뉴스 기사,정부 간행물,학술 논문등을 바탕으로 정보를 가공하여 제공하는 백과사전형 서비스입니다.
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