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집적 회로 설계

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목차

1. 개요

집적 회로 설계는 디지털 및 아날로그 회로 IC 설계를 포함하며, 마이크로프로세서, 메모리, 연산 증폭기 등 다양한 종류의 IC를 설계하는 분야이다. 디지털 IC 설계는 논리적 정확성과 회로 밀도를 중요하게 여기며, 아날로그 IC 설계는 소자의 물리적 특성을 중시한다. 현대 IC는 복잡성이 증가하고 설계의 신속성이 요구됨에 따라 전자 설계 자동화(EDA)의 활용이 확대되었다. 디지털 IC 설계는 시스템 레벨 설계, RTL 설계, 물리 회로 설계의 세 단계로 진행되며, 아날로그 IC 설계는 수동 설계가 널리 사용된다. 일반적인 IC 설계 공정은 실현 가능성 조사, 회로 설계, 시뮬레이션, 레이아웃, 검증, 마스크 제작, 웨이퍼 제조, 패키징, 특성 측정, 조정, 데이터 시트 작성 등의 단계를 거친다. 아날로그 IC 설계는 소자 특성의 가변성을 고려하여 설계해야 하며, EDA 도구는 회로 시뮬레이션, 논리 합성, 배치 및 배선, 설계 규칙 검사 등에 사용된다.

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집적 회로 설계

2. 분류

집적 회로 설계 분야는 크게 디지털 회로 IC 설계와 아날로그 회로 IC 설계로 나뉜다. 디지털 IC에는 마이크로프로세서, FPGA, 메모리 (RAM, ROM, 플래시 메모리 등), 디지털 ASIC 등이 있다. 디지털 설계에서는 논리적 정확성, 회로 밀도, 클록 및 타이밍 신호의 효율적인 구성 등이 중요하다.

아날로그 IC에는 전원 IC, 고주파 기기 IC, 연산 증폭기, 직렬 레귤레이터, 위상 동기 루프, 발진 회로, 능동 필터 등이 있다. 아날로그 설계에서는 이득, 임피던스, 소비 전력과 같은 반도체 소자의 물리적 특성이 중요하다. 아날로그 IC는 일반적으로 패턴 크기가 크고 밀도는 중요하게 여겨지지 않는다.

현대의 IC는 매우 많은 소자를 집적하고 있으며, 복잡한 디자인 룰을 따르기 때문에 EDA를 활용하는 것이 일반적이다.

2. 1. 디지털 IC 설계

디지털 IC 설계는 크게 세 가지 단계로 나눌 수 있다.

  • 전자 시스템 레벨 설계: 사용자 기능 명세를 생성하는 단계이다. C/C++, VHDL, SystemC 등 다양한 언어와 도구를 사용하여 작성할 수 있다.
  • RTL 설계: 사용자 명세를 레지스터 전송 레벨(RTL) 설명으로 변환하는 단계이다. RTL은 칩의 디지털 회로 동작과 입출력 상호 연결을 정확하게 나타낸다.
  • 물리 회로 설계: RTL과 논리 게이트 라이브러리(스탠다드 셀)를 사용하여 칩 설계를 생성하는 단계이다. IC 레이아웃 편집기, 레이아웃, 플로어 플래닝, 게이트 배치, 배선 등을 포함한다.


RTL 설계는 칩이 올바르게 작동하도록 하는 역할을 하며, 물리 설계는 칩의 작동 속도와 비용을 결정한다.

스탠다드 셀은 하나의 논리 게이트, 다이오드, 플립플롭과 같은 간단한 논리 구성 요소 또는 여러 입력을 가진 논리 게이트를 의미한다.[6] 칩 설계를 논리적 수준과 물리적 수준으로 나누어 진행할 수 있게 한다. 일반적으로 팹리스 회사는 칩의 논리 설계를 담당하고, 파운드리는 물리 설계를 담당한다. 스탠다드 셀을 이용하면 칩을 빠르게 설계하고 수정할 수 있지만, 트랜지스터 밀도가 낮아지고 칩 면적이 커지는 단점이 있다.[6]

파운드리는 팹리스 회사에게 공정 설계 키트(PDK)를 제공하여 팹리스 회사의 설계를 제조할 수 있도록 지원한다. PDK는 기밀 유지 계약하에 제공될 수 있으며, 스탠다드 셀 라이브러리, 사양, 설계 검증 및 시뮬레이션 도구 등을 포함하고 있다.

디지털 IC에는 마이크로프로세서, FPGA, 메모리 (\[\[Random Access Memory|RAM]], ROM, 플래시 메모리 등), 디지털 ASIC 등이 해당된다. 디지털 설계에서는 논리적 정확성, 회로 밀도, 클록 및 타이밍 신호의 효율적인 구성 등이 중요한 고려 사항이다.

현대 IC는 매우 많은 소자를 집적하고 있으며, 복잡한 디자인 룰을 따르기 때문에 EDA를 활용하는 것이 일반적이다.

2. 1. 1. 주요 고려 사항

집적 회로 설계는 일반적으로 실리콘과 같은 반도체 조각 위에 트랜지스터, 저항, 커패시터와 이들 소자의 상호 연결과 같은 전자 부품을 만드는 것을 포함한다. 기판 실리콘은 전도성이 있고 개별 부품의 활성 영역을 형성하는 경우가 많기 때문에 기판에 형성된 개별 부품을 격리하는 방법이 필요하다. 두 가지 일반적인 방법은 p-n 접합 격리와 유전체 격리이다. IC는 개별 부품에 비해 매우 작은 소자를 포함하므로 이러한 문제가 덜 심각한 개별 부품과 비교하여 트랜지스터의 전력 소모, 상호 연결 저항, 상호 연결의 전류 밀도, 접점 및 비아에 주의를 기울여야 한다. 금속 상호 연결에서의 전기 이동과 작은 부품에 대한 ESD 손상도 문제가 된다. 마지막으로, 원하는 작동 속도를 달성하고, IC의 시끄러운 부분을 조용한 부분과 분리하고, IC 전체의 열 발생의 영향을 균형 있게 유지하거나, IC 외부의 회로에 대한 연결의 배치를 용이하게 하기 위해 특정 회로 서브블록의 물리적 레이아웃이 일반적으로 중요하다.

2. 2. 아날로그 IC 설계

마이크로프로세서와 소프트웨어 기반 설계 도구가 등장하기 전, 아날로그 IC는 손으로 계산하고 공정 키트 부품을 사용하여 설계되었다. 연산 증폭기와 같이 일반적으로 10개 미만의 트랜지스터와 몇 개의 연결만을 포함하는 회로였다. 제조 가능한 IC를 만들기 위해 반복적인 시행착오와 소자 크기의 "과잉 설계"가 필요했다. 검증된 설계를 재사용하여 점차 더 복잡한 IC를 구축할 수 있었다.

1970년대에 컴퓨터를 저렴하게 사용할 수 있게 되면서, 손 계산보다 더 정확하게 회로 설계를 시뮬레이션하는 컴퓨터 프로그램이 작성되었다. 아날로그 IC용 최초의 회로 시뮬레이터는 SPICE였다. 컴퓨터 시뮬레이션 도구는 손 계산으로는 달성할 수 없는 복잡한 IC 설계를 가능하게 하여 아날로그 ASIC 설계를 실용화했다.

아날로그 설계는 많은 제약 조건을 고려해야 하므로, 자동화된 디지털 설계와 달리 수동 설계가 오늘날에도 널리 사용된다.[14] 현대 아날로그 회로 설계는 톱다운과 바텀업 두 가지 방식으로 진행된다.[15] 톱다운 방식은 디지털 흐름과 유사하게 최적화 도구를 사용하고, 바텀업 방식은 PCell과 같이 전문가 지식을 재사용한다.[15]

아날로그 IC로는 전원 IC, 고주파 기기 IC, 연산 증폭기, 직렬 레귤레이터, 위상 동기 루프, 발진 회로, 능동 필터 등이 있다. 아날로그 설계에서는 이득, 임피던스, 소비 전력과 같은 반도체 소자의 물리적 특성이 중요하다. 아날로그 IC는 일반적으로 패턴 크기가 크고 밀도는 중요하게 여겨지지 않는다.

2. 2. 1. 주요 고려 사항

집적 회로 설계는 실리콘 같은 반도체 위에 트랜지스터, 저항, 커패시터 등의 전자 부품과 이들의 상호 연결을 만드는 것을 포함한다. 기판 실리콘은 전도성을 가지며, 개별 부품들을 격리하는 방법으로 p-n 접합 격리와 유전체 격리 두 가지가 주로 사용된다. 집적 회로는 개별 부품보다 훨씬 작기 때문에, 트랜지스터의 전력 소모, 상호 연결 저항, 전류 밀도, 접점 및 비아에 주의해야 한다. 또한, 금속 상호 연결에서의 전기 이동과 ESD 손상도 고려해야 한다. 회로의 물리적 레이아웃은 작동 속도, IC 내외부 회로와의 연결, 열 발생 등을 고려하여 신중하게 설계해야 한다.[14]

마이크로프로세서와 설계 도구가 등장하기 전, 아날로그 IC는 손 계산과 공정 키트 부품을 이용해 설계되었다. 이들은 연산 증폭기처럼 10개 미만의 트랜지스터와 몇 개의 연결만으로 구성된 단순한 회로였다. 제조 가능한 IC를 만들기 위해 반복적인 시행착오와 소자 크기의 "과잉 설계"가 필요했다. 검증된 설계를 재사용하여 점차 복잡한 IC를 만들 수 있었다. 1970년대에 컴퓨터를 활용하여 회로 설계를 시뮬레이션하는 프로그램(SPICE)이 개발되었다. 컴퓨터 시뮬레이션으로 더 복잡한 IC 설계가 가능해져 아날로그 ASIC 설계가 실용화되었다.[15]

아날로그 설계는 많은 제약 조건을 고려해야 하므로, 자동화된 디지털 설계와 달리 수동 설계가 여전히 널리 사용된다. 현대 아날로그 회로 설계는 톱다운과 바텀업 두 가지 방식으로 진행된다. 톱다운 방식은 디지털 흐름과 유사하게 최적화 도구를 사용하고, 바텀업 방식은 PCell과 같이 전문가 지식을 재사용한다.[15]

반도체 칩 위에 제작되는 개별 소자의 가변성은 아날로그 IC 설계의 주요 과제 중 하나이다. IC 소자 값은 설계자가 제어하기 어려울 정도로 변동폭이 크다. 예를 들어, IC 저항은 ±20%, BJT의 β는 20에서 100까지 변동할 수 있다. 소자 특성은 웨이퍼마다, 그리고 각 IC 내에서도 크게 변동할 수 있다. 이러한 변동성은 공정 제어가 어려운 무작위 변동에 민감하기 때문이다.

소자 변화의 영향을 줄이기 위해 사용되는 설계 기법은 다음과 같다:[16]

  • 절대 저항 값 대신 저항 비율을 사용 (비율은 서로 밀접하게 일치).
  • 일치된 기하학적 형상을 가진 소자 사용.
  • 소자를 크게 만들어 통계적 변동을 줄임.
  • 큰 소자를 여러 부분으로 나눠 엇갈리게 배치하여 변동 상쇄.
  • 공통 중심점 소자 레이아웃을 사용하여 변동 상쇄 (예: 연산 증폭기의 트랜지스터 차동 쌍).

3. 설계 공정

집적 회로 (IC) 설계는 일반적으로 여러 단계를 거쳐 진행된다. 각 단계는 서로 연관되어 있으며, 실제로는 여러 번 반복될 수 있다. 집적 회로 설계는 주로 실리콘 위에 트랜지스터, 저항, 캐패시터와 같은 부품을 배치하고 금속 배선으로 연결하는 방식으로 이루어진다. 실리콘 기판은 전도성을 가지므로, 개별 부품을 분리하는 기술(소자 분리)이 필요하다.

집적 회로 소자는 일반 부품보다 매우 작기 때문에 트랜지스터의 전력 소비, 배선 저항, 배선에서의 전류 밀도 등에 주의해야 한다. 전자 이동 현상이나 방전에 의한 손상도 고려해야 한다. 회로의 물리적 배치 또한 성능, 노이즈, 발열, 핀 배치 등에 큰 영향을 미치므로 신중하게 설계해야 한다.

IC 설계 흐름의 주요 단계


일반적인 집적 회로 설계 공정은 다음과 같다.

단계내용
시스템 명세타당성 조사, 다이 크기 추정, 기능 분석 등을 수행한다.
아키텍처 또는 시스템 레벨 설계시스템 레벨의 설계를 진행한다.
논리 설계아날로그/디지털 설계, 시뮬레이션, 레이아웃 등을 수행한다.
회로 설계디지털 설계 합성, 테스트 용 설계(DFT), 자동 테스트 패턴 생성(ATPG), 제조 가능성 설계를 위한 설계(DFM) 등을 수행한다.
물리적 설계플로어플래닝, 배치 및 배선, 기생 성분 추출 등을 수행한다.
물리적 검증 및 사인오프정적 타이밍, 공동 시뮬레이션 및 타이밍 등을 검증한다.
마스크 데이터 준비테이프 아웃을 이용한 칩 마무리, 레티클 레이아웃, 레이아웃-마스크 준비 등을 수행한다.
레티클 및 포토마스크 제작마스크 데이터를 기반으로 레티클과 포토마스크를 제작한다.
웨이퍼 제조 및 패키징웨이퍼를 제조하고 패키징을 한다.
다이 테스트실리콘 후 검증 및 통합, 장치 특성화, 조정 (필요한 경우) 등을 수행한다.
칩 배포데이터시트 생성, 램프 업, 생산, 수율 분석, 신뢰성 분석, 고장 분석 등을 수행한다.



집속 이온 빔은 칩 개발 과정에서 칩에 새로운 연결을 설정하는 데 사용될 수 있다.[4][5]

3. 1. 요구 사항 정의

아키텍처를 정의하기 전에 몇 가지 상위 수준의 제품 목표가 정의되어야 한다. 일반적으로 요구 사항은 시장 기회, 고객 요구, 실현 가능성 등을 다루는 다양한 분야의 팀에 의해 생성된다. 이 단계의 결과는 제품 요구 사항 문서가 되어야 한다. 집속 이온 빔은 칩 개발 중에 칩에 새로운 연결을 설정하는 데 사용될 수 있다.[4][5]

3. 2. 아키텍처 설계

집속 이온 빔은 칩 개발 과정에서 칩에 새로운 연결을 설정하는 데 사용될 수 있다.[4][5]

''아키텍처''는 제품의 기본 구조, 목표 및 원칙을 정의한다. 아키텍처는 제품의 상위 수준 개념과 본질적인 가치 제안을 정의하며, 아키텍처 팀은 많은 변수를 고려하고 여러 그룹과 상호 작용한다. 아키텍처를 만드는 사람들은 일반적으로 해당 분야의 시스템을 다루는 상당한 경험을 가지고 있다. 아키텍처 단계의 결과물은 아키텍처 명세서이다.

초기 칩 설계 과정은 시스템 레벨 설계 및 마이크로아키텍처 계획으로 시작된다. IC 설계 회사 내에서 경영진과 분석 부서(종종)는 설계 팀이 산업 부문에 적합한 새로운 칩 설계를 시작하도록 제안서를 작성한다. 상위 레벨 설계자들은 이 단계에서 만나 칩이 기능적으로 어떻게 작동할지 결정한다. 이 단계에서 IC의 기능과 설계가 결정된다. IC 설계자는 전체 프로젝트에 대한 기능 요구 사항, 검증 테스트벤치 및 테스트 방법을 계획하고, C++, MATLAB 등의 언어와 에뮬레이션 도구를 사용하여 예비 설계를 간단한 모델로 시뮬레이션할 수 있는 시스템 레벨 사양으로 전환한다. 순수하고 새로운 설계의 경우, 시스템 설계 단계는 명령어 집합과 작동 방식을 계획하는 단계이며, 대부분의 칩에서는 기존 명령어 집합이 새로운 기능에 맞게 수정된다. 이 단계에서의 설계는 ''MP3 형식으로 인코딩'' 또는 ''IEEE 부동 소수점 산술을 구현''과 같은 내용이다. 설계 과정의 후반 단계에서, 이처럼 평범해 보이는 각 문장은 수백 페이지의 텍스트 문서로 확장된다.

3. 3. 마이크로아키텍처 설계

마이크로아키텍처는 하드웨어에 더 가까운 단계이다. 이는 아키텍처를 구현하고, 해당 구현을 달성하기 위한 구체적인 메커니즘과 구조를 정의한다. 마이크로아키텍처 단계의 결과는 아키텍처를 구현하는 데 사용되는 방법을 설명하는 마이크로아키텍처 명세서이다.[4][5]

3. 4. 구현



구현 단계에서는 마이크로 아키텍처 사양을 시작점으로 사용하여 설계를 생성한다. 여기에는 낮은 수준의 정의 및 분할, 코드 작성, 회로도 입력 및 검증이 포함된다. 이 단계는 설계가 테이프 아웃에 도달하면서 종료된다.[4][5]

3. 5. 브링업 (Bringup)

집속 이온 빔은 칩 개발 중에 칩에 새로운 연결을 설정하는 데 사용될 수 있다.[4][5] 설계가 생성되고, 테이프 아웃 및 제조된 후, 실제 하드웨어인 '최초 실리콘'을 수령하여 실험실로 옮겨 ''브링업'' 과정을 거친다. 브링업은 실험실에서 설계를 전원을 켜고, 테스트 및 특성화하는 과정이다. 장치가 켜지는지 확인하는 것과 같은 매우 간단한 테스트부터 다양한 방식으로 부품에 스트레스를 가하는 훨씬 더 복잡한 테스트에 이르기까지 수많은 테스트가 수행된다. 브링업 단계의 결과는 특성화 데이터 (부품이 사양에 얼마나 잘 맞는지) 및 에라타(예상치 못한 동작)를 문서화하는 것이다.

3. 6. 제품화

제품화는 엔지니어링에서 대량 생산 제조로 설계를 가져가는 작업이다. 설계가 시작 단계에서 실험실에서 제품 사양을 성공적으로 충족했을 수 있지만, 제품 엔지니어는 해당 설계를 대량 생산하려고 할 때 많은 문제에 직면한다. IC는 허용 가능한 수율로 생산량을 늘려야 한다. 제품화 단계의 목표는 허용 가능한 비용으로 대량 생산량에 도달하는 것이다.[4][5]

3. 7. 유지 관리

설계가 성숙하여 대량 생산에 도달하면 유지 관리를 해야 한다. 생산량에 심각한 영향을 미치지 않도록 프로세스를 지속적으로 모니터링하고 문제를 신속하게 처리해야 한다. 유지 관리의 목표는 제품이 수명 종료에 도달할 때까지 생산량을 유지하고 지속적으로 비용을 절감하는 것이다.

4. 디지털 IC 설계

디지털 IC 설계는 크게 세 가지 공정으로 나눌 수 있다.[6]

1. 전자 시스템 레벨 설계 (사양 설계): 사용자 기능 명세를 생성한다. C/C++, MATLAB 등의 언어와 도구를 사용한다.

2. RTL 설계 (논리 설계): 사용자 명세를 레지스터 전송 레벨(RTL)로 변환한다. 칩의 디지털 회로 동작과 입출력 연결을 정의한다.

3. 물리 회로 설계: RTL과 논리 게이트 라이브러리(스탠다드 셀)를 사용하여 칩 설계를 생성한다. IC 레이아웃 편집기, 레이아웃, 플로어플래닝, 게이트 배치 및 배선(클럭 타이밍 합성, 라우팅)을 포함한다.

논리 설계는 칩이 올바르게 작동하도록 하는 핵심 단계이다. 물리 설계는 칩의 작동 속도와 비용을 결정하며, 올바르게 수행되면 기능에는 영향을 미치지 않는다.[6]

스탠다드 셀은 단일 논리 게이트, 다이오드, 플립플롭 또는 여러 입력을 가진 논리 게이트와 같은 간단한 논리 구성 요소를 나타낸다.[6] 팹리스 회사는 논리 설계를, 파운드리는 물리 설계를 담당하는 경우가 일반적이다. 스탠다드 셀 방식은 빠른 설계와 수정이 가능하지만, 트랜지스터 밀도가 낮아지고 다이 크기가 커지는 단점이 있다.[6]

파운드리는 팹리스 회사에 스탠다드 셀 라이브러리와 공정 설계 키트(PDK)를 제공하여 설계를 제조할 수 있도록 한다. PDK에는 셀 사양, 설계 검증 및 시뮬레이션 도구 등이 포함될 수 있으며, 기밀 유지 계약에 따라 제공된다.

4. 1. 사양 설계

IC 설계 회사 내에서, 경영진과 분석 부서는 종종 설계 팀이 산업 부문에 적합한 새로운 칩 설계를 시작하도록 제안한다. 상위 레벨 설계자들은 이 단계에서 만나 칩이 기능적으로 어떻게 작동할지 결정한다. 이 단계에서 IC의 기능과 설계가 결정된다.[6] IC 설계자는 전체 프로젝트에 대한 기능 요구 사항, 검증 테스트벤치 및 테스트 방법을 계획하고, 예비 설계를 C++, MATLAB과 같은 언어와 에뮬레이션 도구를 사용하여 간단한 모델로 시뮬레이션할 수 있는 시스템 레벨 사양으로 전환한다.[6] 순수하고 새로운 설계의 경우, 시스템 설계 단계는 명령어 집합 및 작동 방식이 계획되는 단계이며, 대부분의 칩에서는 기존 명령어 집합이 새로운 기능에 맞게 수정된다. 이 단계에서의 설계는 종종 ''MP3 형식으로 인코딩'' 또는 ''IEEE 부동 소수점 산술을 구현''과 같은 내용이다. 설계 과정의 후반 단계에서, 이처럼 평범해 보이는 각 문장은 수백 페이지의 텍스트 문서로 확장된다.[6]

디지털 집적 회로 설계는 대략 다음의 세 가지 공정으로 나눌 수 있는데, 그 중 첫번째 공정에 해당한다.

  • 사양 설계: 사용자 기능 사양을 작성하는 공정. 컴퓨터 프로그램에 의한 시뮬레이션이나 에뮬레이션 등을 병용하는 경우도 있다.

4. 2. 논리 설계

RTL 설계는 사용자 명세(사용자가 칩에 원하는 기능)를 레지스터 전송 레벨(RTL) 설명으로 변환하는 단계이다. RTL은 칩의 디지털 회로의 정확한 동작뿐만 아니라 입력 및 출력과의 상호 연결을 설명한다.

스탠다드 셀은 일반적으로 단일 논리 게이트, 다이오드 또는 플립플롭과 같은 간단한 논리 구성 요소, 또는 여러 입력을 가진 논리 게이트를 나타낸다.[6] 스탠다드 셀을 사용하면 칩의 설계를 논리적 수준과 물리적 수준으로 분할할 수 있다. 팹리스 회사는 보통 칩의 논리 설계를 담당하며, 셀이 어떻게 연결되고 칩의 기능이 무엇인지 결정하는 동시에 칩이 제작될 파운드리의 설계 규칙을 따른다. 반면, 칩의 물리적 설계, 즉 셀 자체는 일반적으로 파운드리가 수행하며, 이는 트랜지스터 소자의 물리학과 이들이 논리 게이트를 형성하기 위해 어떻게 연결되는지를 포함한다. 스탠다드 셀을 사용하면 시장의 요구에 대응하기 위해 칩을 더 빠르게 설계하고 수정할 수 있지만, 칩 내의 트랜지스터 밀도가 낮아지고 결과적으로 다이 크기가 커진다는 단점이 있다.[6]

파운드리는 설계 목적으로 팹리스 회사에 스탠다드 셀 라이브러리를 제공하여 파운드리의 시설을 사용하여 설계를 제조할 수 있도록 한다. 공정 설계 키트(PDK)는 파운드리가 제공할 수 있으며, 스탠다드 셀 라이브러리뿐만 아니라 셀의 사양, 그리고 팹리스 회사의 설계를 파운드리가 지정한 설계 규칙에 따라 검증하고 파운드리의 셀을 사용하여 시뮬레이션하는 도구를 포함할 수 있다.

4. 2. 1. 논리 설계 검증

시스템 설계가 완료되면 RTL 설계자는 Verilog, SystemVerilog, 또는 VHDL과 같은 하드웨어 기술 언어로 기능 모델을 구현한다. RTL 설계자는 덧셈기, 시프터, 상태 머신과 같은 디지털 설계 구성 요소와 파이프라인, 슈퍼스칼라 실행, 분기 예측과 같은 컴퓨터 아키텍처 개념을 사용하여 기능 설명을 칩의 구성 요소가 함께 작동하는 하드웨어 모델로 나눈다. 시스템 설계에 설명된 각 간단한 명령문은 수천 줄의 RTL 코드로 쉽게 바뀔 수 있으며, 사용자가 던질 수 있는 모든 경우에 RTL이 올바르게 작동하는지 확인하는 것이 매우 어렵다.

기능 버그 수를 줄이기 위해 별도의 하드웨어 검증 그룹이 RTL을 가져와 다양한 조건에서 RTL이 실제로 동일한 단계를 수행하는지 확인하기 위해 테스트벤치 및 시스템을 설계하며, 이는 기능 검증 영역으로 분류된다. 광범위한 논리 시뮬레이션, 정형 방법, 하드웨어 에뮬레이션, 린트와 유사한 코드 검사, 코드 커버리지 등 많은 기술이 사용되며, 완벽한 기술은 없지만 모두 유용하다.[8][9] 에뮬레이터로 수행되는 것과 같은 검증은 FPGA 또는 특수 프로세서에서 수행될 수 있으며, 에뮬레이션은 시뮬레이션을 대체했다.[10] 시뮬레이션은 처음에는 칩의 논리 게이트를 시뮬레이션하여 수행되었지만 나중에는 칩의 RTL이 대신 시뮬레이션되었다.[11] 시뮬레이션은 아날로그 칩 설계를 만들 때 여전히 사용된다.[12] 프로토타입 플랫폼은 FPGA를 사용하여 개발 중인 칩 설계의 프로토타입에서 소프트웨어를 실행하는 데 사용되지만 반복하거나 수정하는 속도가 느리고 완성된 설계에서 나타나는 하드웨어 신호를 시각화하는 데 사용할 수 없다.

여기에서 작은 오류 하나로 칩 전체가 쓸모없게 되거나 더 나빠질 수 있다. 유명한 펜티엄 FDIV 버그는 매우 드물게 발생하는 경우에 나눗셈 결과가 최대 100만분의 61만큼 잘못되도록 했다. 칩이 몇 달 동안 생산될 때까지 아무도 알아차리지 못했다. 그러나 인텔은 버그를 수정할 때까지 판매된 모든 칩을 무료로 교체해야 했으며, 그 비용은 4.75억달러였다.

4. 3. 물리 설계

IC 설계에서 물리 설계는 레지스터 전송 레벨(RTL)로 표현된 칩의 기능을 실제로 구현하기 위해 필요한 전자 장치(커패시터, 저항, 논리 게이트, 트랜지스터 등)의 기하학적 표현을 만들어내는 과정이다. 이 단계에서는 RTL과 논리 게이트 라이브러리(스탠다드 셀 라이브러리)를 사용하여 칩 설계를 생성하며, IC 레이아웃 편집기를 활용한다.[6]

물리 설계는 칩이 실제로 어떻게 작동할지에 대한 물리적 측면을 다루는 단계이다. 이 단계에서는 단순히 기능적인 면뿐만 아니라 재료, 물리학, 전기 공학적인 측면까지 고려해야 한다.

물리 설계 단계에서는 칩의 작동 속도와 비용이 결정된다. 이 단계가 올바르게 수행되면 칩의 기능에는 영향을 미치지 않지만, 성능과 비용 효율성을 크게 높일 수 있다.

스탠다드 셀은 일반적으로 단일 논리 게이트, 다이오드, 플립플롭과 같은 간단한 논리 구성 요소나 여러 입력을 가진 논리 게이트를 나타낸다.[6] 스탠다드 셀을 사용하면 칩 설계를 논리적 수준과 물리적 수준으로 분리할 수 있다. 팹리스 회사는 칩의 논리 설계를 담당하고, 파운드리는 칩의 물리적 설계를 담당하는 경우가 일반적이다.[6] 스탠다드 셀 방식은 빠른 설계와 수정이 가능하지만, 트랜지스터 밀도가 낮아지고 다이 크기가 커지는 단점이 있다.[6]

파운드리는 설계 목적으로 팹리스 회사에 스탠다드 셀 라이브러리를 제공하며, 공정 설계 키트(PDK)에는 스탠다드 셀 라이브러리뿐만 아니라 셀의 사양, 설계 검증 및 시뮬레이션 도구 등이 포함될 수 있다. PDK는 기밀 유지 계약에 따라 제공될 수 있다. 스탠다드 셀 외에도 매크로/매크로 셀/매크로 블록,[7] 매크로 셀 어레이 및 IP 블록과 같이 더 큰 기능을 가진 요소들도 사용된다.

디지털 집적 회로 설계는 크게 사양 설계, 논리 설계, 물리 설계의 세 가지 공정으로 나눌 수 있다.

4. 3. 1. 물리 설계의 주요 단계

디지털 설계 흐름 내 물리적 설계 단계


물리적 설계의 주요 단계는 아래와 같으며, 실제로는 각 단계가 순차적으로 진행되지 않고 여러 단계를 반복하며 진행된다.

  • 논리 합성: RTL을 칩의 대상 기술로 게이트 레벨 넷리스트로 매핑한다.
  • 플로어플래닝: 칩의 RTL을 칩의 대략적인 영역에 할당하고, 입출력(I/O) 핀을 할당하며, 대형 객체(어레이, 코어 등)를 배치한다.
  • 배치: 넷리스트의 게이트를 다이 영역의 중첩되지 않는 위치에 할당한다.
  • 논리/배치 개선: 성능 및 전력 제약을 종결하기 위한 반복적인 논리 및 배치 변환.
  • 클럭 삽입: 클럭 신호 배선(일반적으로, 클럭 트리)을 설계에 도입한다.
  • 배선: 넷리스트의 게이트를 연결하는 와이어를 추가한다.
  • 배선 후 최적화: 성능(타이밍 종결), 노이즈(신호 무결성), 수율(제조 가능성을 위한 설계) 위반을 제거한다.
  • 제조 가능성을 위한 설계: 가능한 경우 설계를 수정하여 생산을 최대한 쉽고 효율적으로 만든다. 이는 파운드리가 설정한 설계 규칙을 준수하면서 가능한 모든 곳에 추가 비아 또는 더미 금속/확산/폴리 레이어를 추가하여 달성된다.
  • 최종 검사: 오류는 비용이 많이 들고, 시간이 많이 걸리며, 발견하기 어렵기 때문에 광범위한 오류 검사가 규칙이며, 논리로의 매핑이 올바르게 수행되었는지 확인하고, 제조 규칙이 충실히 준수되었는지 확인한다.
  • 테이프 아웃 및 마스크 생성을 통한 칩 마무리: 설계 데이터는 마스크 데이터 준비에서 포토마스크로 변환된다.[13]


아래는 물리 설계의 주요 공정을 구체적으로 나열한 표이다.

물리 설계 주요 공정
공정설명
배치 계획대략적인 다이 상의 배치를 결정하고, 입출력 핀의 배치를 결정한다.
논리 합성RTL에서 논리 게이트 레벨의 회로를 생성한다.
배치논리 게이트가 다이 상에서 겹치지 않도록 배치한다.
논리/배치 개선성능 및 전력 소비가 최적화되도록 수정한다.
클록 공급 설계회로 전체에 지연 없이 클록 신호가 전달되도록 설계한다.
배선소자 간의 배선을 추가한다.
배선 후 최적화성능, 노이즈, 수율 측면에서 문제가 있으면 수정한다.
DFM제조 공정에서 문제가 발생하기 어렵도록 (필요하다면) 설계를 수정한다. 또한, 제조 측에서 설정한 디자인 규칙을 준수하도록 수정을 가한다.
최종 점검오류가 발생하면 다시 되돌리는 데 비용이 많이 들기 때문에, 이 단계에서 상세한 점검을 수행한다. 형식 등가 검증 및 디자인 규칙 검사와 같은 기법이 채택된다.
테이프 아웃 및 마스크 생성설계 데이터로부터 포토 마스크가 생성된다.


5. 아날로그 IC 설계

마이크로프로세서와 소프트웨어 기반 설계 도구가 등장하기 전, 아날로그 IC는 손 계산과 공정 키트 부품을 사용하여 설계되었다. 이러한 IC는 연산 증폭기처럼 보통 10개 미만의 트랜지스터와 몇 개의 연결만으로 구성된, 복잡도가 낮은 회로였다. 제조 가능한 IC를 만들기 위해 반복적인 시행착오와 소자 크기의 "과잉 설계"가 필요했다. 검증된 설계를 재사용하여 이전 지식을 바탕으로 점차 더 복잡한 IC를 만들 수 있었다. 1970년대에 컴퓨터 처리 비용이 저렴해지면서, 손 계산보다 더 정확하게 회로 설계를 시뮬레이션하는 컴퓨터 프로그램이 개발되었다. 아날로그 IC용 최초의 회로 시뮬레이터는 SPICE(Simulation Program with Integrated Circuits Emphasis)였다.[14] 컴퓨터를 이용한 회로 시뮬레이션 덕분에 손 계산으로는 불가능했던 더 복잡한 IC 설계가 가능해졌고, 아날로그 ASIC 설계도 실용화되었다.

아날로그 설계는 많은 기능적 제약 조건을 고려해야 하므로, 고도로 자동화된 디지털 설계와는 달리 수동 설계가 오늘날에도 널리 사용된다.[14] 결과적으로, 현대 아날로그 회로 설계는 톱다운(Top-down)과 바텀업(Bottom-up)이라는 두 가지 설계 스타일로 나뉜다.[15] 톱다운 설계는 기존 디지털 흐름과 유사하게 최적화 기반 도구를 사용한다. 바텀업 방식은 이전에 설계되어 절차적 설명으로 캡처된 솔루션 결과를 재사용함으로써 "전문가 지식"을 활용하고 전문가의 결정을 모방한다.[15] PCell과 같은 셀 생성기가 그 예시이다.

5. 1. 소자 특성의 다양성

아날로그 집적 회로 설계에서 가장 중요한 과제 중 하나는 반도체 칩 위에 제작된 개별 소자의 가변성이다. 기판 수준의 회로 설계에서는 설계자가 각 소자의 값을 테스트하고 분류하여 선택할 수 있지만, IC 소자 값은 설계자가 제어할 수 없을 정도로 크게 변동할 수 있다. 예를 들어, 일부 IC 저항은 ±20%까지 변동할 수 있으며, 집적된 BJT의 β는 20에서 100까지 변동할 수 있다. 최신 CMOS 공정에서는 수직 PNP 트랜지스터의 β가 1 미만으로 떨어지기도 한다.[16]

소자 특성은 처리된 각 반도체 웨이퍼 간에, 그리고 도핑 구배로 인해 각 개별 IC 내에서도 크게 변동할 수 있다. 이러한 가변성의 근본적인 원인은 많은 반도체 소자가 공정에서 제어할 수 없는 무작위 변동에 매우 민감하기 때문이다. 확산 시간의 약간의 변화, 불균일한 도핑 수준 등은 소자 특성에 큰 영향을 미칠 수 있다.[16]

5. 1. 1. 편차의 영향 감소 기법

반도체 칩 위에 제작된 개별 소자의 가변성은 아날로그 집적 회로 설계에 있어 중요한 과제 중 하나이다. 기판 수준의 회로 설계에서는 설계자가 각 소자의 값을 테스트하고 분류하여 선택할 수 있지만, IC 소자 값은 설계자가 제어할 수 없을 정도로 크게 변동할 수 있다. 예를 들어, 일부 IC 저항은 ±20%까지 변동할 수 있으며, 집적된 BJT의 β는 20에서 100까지 변동할 수 있다. 최신 CMOS 공정에서는 수직 PNP 트랜지스터의 β가 1 미만으로 떨어지기도 한다.[16]

이러한 소자 변화의 영향을 줄이기 위해 사용되는 설계 기법은 다음과 같다:[16]

  • 절대 저항 값 대신 저항의 비율을 사용하는 것으로, 비율은 서로 밀접하게 일치한다.
  • 일치된 기하학적 형상을 가진 소자를 사용하여 일치된 변동을 갖도록 한다.
  • 소자를 크게 만들어 통계적 변동이 전체 소자 특성의 무시할 수 있는 부분이 되도록 한다.
  • 저항과 같은 대형 소자를 부분으로 분할하고 이를 엇갈리게 배치하여 변동을 상쇄한다.
  • 공통 중심점 소자 레이아웃을 사용하여 밀접하게 일치해야 하는 소자(예: 연산 증폭기의 트랜지스터 차동 쌍)의 변동을 상쇄한다.

6. 설계 자동화 (EDA)

EDA 툴은 회로 시뮬레이션, 논리 합성, 배치 및 배선, 설계 규칙 검사와 같은 공정에 사용된다. 주요 EDA 툴 벤더로는 케이던스 디자인 시스템즈, 시놉시스, 멘토 그래픽스, 마그마 디자인 오토메이션이 있다.

6. 1. 주요 EDA 도구

주요 EDA 도구는 회로 시뮬레이션, 논리 합성, 배치 및 배선, 설계 규칙 검사와 같은 공정을 위해 사용된다. 주요 EDA 도구 제조사로는 케이던스 디자인 시스템즈, 시놉시스, 멘토 그래픽스, 마그마 디자인 오토메이션이 있다.

6. 2. 주요 EDA 벤더

전자 설계 자동화 도구를 판매하는 가장 큰 세 회사로는 시놉시스, 케이던스, 멘토 그래픽스가 있다.[17] 주요 EDA 툴 벤더로는 케이던스 디자인 시스템즈, 시놉시스, 멘토 그래픽스, 마그마 디자인 오토메이션이 있다.

7. 대한민국 IC 설계 산업

(요약 및 참조할 원문 소스가 제공되지 않았으므로, '집적 회로 설계' 문서의 '대한민국 IC 설계 산업' 섹션 내용을 빈 내용으로 둡니다.)

참조

[1] 웹사이트 Analog IC: Understanding Its Importance, Functions and Applications https://www.quarktwi[...] 2022-05-17
[2] 뉴스 FYI: Today's computer chips are so advanced, they are more 'mercurial' than precise – and here's the proof https://www.theregis[...]
[3] 웹사이트 Now Google is using AI to design chips, far faster than human engineers can do the job https://www.zdnet.co[...]
[4] 웹사이트 Inside Intel: here's what goes into making a cutting-edge gaming CPU https://www.pcgamer.[...] 2022-12-26
[5] 웹사이트 Inside Intel: From Silicon to the World https://www.anandtec[...]
[6] 서적 The VLSI Handbook https://books.google[...] CRC Press 2018-10-03
[7] 간행물 A macrocell approach for VLSI processor design https://ieeexplore.i[...] 1988-12-07
[8] 웹사이트 Cadence Introduces Palladium XP II https://semiwiki.com[...] 2024-02-18
[9] 웹사이트 Processors to Emulate Processors: The Palladium II | the CPU Shack Museum https://www.cpushack[...] 2016-10-21
[10] 웹사이트 Transaction-based Emulation https://semiwiki.com[...] 2024-03-24
[11] 웹사이트 Cadence Strikes Back at Synopsys with New Circuit Simulation Tool https://www.electron[...] 2021-05-21
[12] 웹사이트 The First Emulators of Spring https://www.eejourna[...] 2021-04-13
[13] 서적 Fundamentals of Layout Design for Electronic Circuits https://link.springe[...] Springer 2020
[14] PDF https://www-group.sl[...] 2024-03
[15] 서적 Fundamentals of Layout Design for Electronic Circuits https://link.springe[...] Springer 2020
[16] 간행물 From Design to Tape-out in SCL 180 nm CMOS Integrated Circuit Fabrication Technology 2019-10-09
[17] 간행물 Developments of Multi-CAD Models http://www.garysmith[...] 2015-07-11
[18] 웹인용 FYI: Today's computer chips are so advanced, they are more 'mercurial' than precise – and here's the proof https://www.theregis[...]
[19] 웹인용 Now Google is using AI to design chips, far faster than human engineers can do the job https://www.zdnet.co[...]


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