표준셀
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1. 개요
표준 셀은 부울 대수 논리 기능을 제공하는 트랜지스터 및 상호 연결 구조의 그룹으로, AND, OR, NOT 등의 논리 게이트와 플립플롭, 래치와 같은 저장 기능을 포함한다. 표준 셀은 트랜지스터 넷리스트 또는 회로도 형태로 설계되며, SPICE 시뮬레이션을 통해 기능 검증 및 성능 예측을 수행한다. 물리적 레이아웃은 제조 관점에서 중요하며, 설계 규칙 검사(DRC) 및 레이아웃 대 회로도(LVS)를 통해 설계의 정확성을 검증한다. 표준 셀 라이브러리는 저수준 논리 함수의 모음으로, 자동화된 디지털 레이아웃을 지원하며, ASIC 설계, 논리 합성, 배치, 배선에 널리 사용된다. 표준 셀은 셀 기반 설계 방법론의 핵심 요소이며, 게이트 등가를 통해 복잡도를 측정한다.
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| 표준셀 | |
|---|---|
| 개요 | |
| 종류 | 웨스턴 전지 클라크 전지 |
| 설명 | 정밀한 전압을 제공하기 위해 설계된 전기화학 전지 |
| 상세 정보 | |
| 특징 | 표준 전지는 매우 높은 정확도와 안정성을 제공하도록 설계되었으며, 주로 연구실이나 교정 장비에서 사용된다. |
| 웨스턴 전지 | 1900년대 초반에 개발되었으며, 특정 온도에서 1.0183 볼트의 전압을 제공한다. |
| 클라크 전지 | 웨스턴 전지 이전의 표준 전지로, 상대적으로 낮은 안정성으로 인해 현재는 거의 사용되지 않는다. |
| 응용 분야 | 전압 측정기의 교정, 전압 표준으로 사용된다. |
| 주의 사항 | 표준 전지는 높은 내부 저항을 가지므로, 전압 측정에만 사용해야 하며, 전류를 공급하는 용도로는 사용할 수 없다. |
2. 표준 셀의 구성 (Construction of a standard cell)
표준 셀은 부울 대수 논리 기능을 제공하는 트랜지스터 및 상호 연결 구조의 그룹이다. AND, OR, XOR, XNOR, 인버터, 저장 기능(플립플롭 또는 래치) 등이 있다.[1] 가장 간단한 셀은 NAND, NOR, XOR 부울 함수의 직접적인 표현이지만, 2비트 전가산기나 멀티플렉싱된 D 입력 플립플롭과 같이 더 복잡한 셀도 사용된다.
표준 셀의 초기 설계는 트랜지스터 넷리스트 또는 회로도 뷰 형태로 트랜지스터 레벨에서 개발된다. 표준 셀은 논리적 뷰, 넷리스트 뷰, 레이아웃 뷰 등 다양한 관점에서 설계되며, 레이아웃이 생성된 후에는 설계 규칙 검사(DRC), 기생 추출(PEX), 레이아웃 대 회로도(LVS) 검사 등을 수행한다.
배치 및 배선 (PNR) 도구를 사용하여 상위 레벨 설계 넷리스트 및 플로어 플랜에서 자동화된 방식으로 초고집적 회로 (VLSI) 레이아웃을 합성(생성)한다. 또한, 여러 CAD 도구를 사용하여 셀 뷰 및 모델의 다른 측면을 검증하며, 생성된 모든 파일은 표준 셀 라이브러리로 통칭된다.
기능적으로 동일한 트랜지스터 넷리스트는 많으며, 일반적인 넷리스트의 경우 성능 매개변수를 충족하는 다양한 레이아웃이 존재한다. 설계자는 셀의 속도 및 전력 성능 요구 사항을 충족하면서 제조 비용을 최소화해야 한다. 따라서 집적 회로 레이아웃은 설계 도구가 있음에도 불구하고 노동 집약적인 작업이다.
2. 1. 논리적 뷰 (Logical View)
표준 셀의 논리적 기능은 진리표 또는 불 대수 방정식(조합 논리의 경우)이나 상태 전이 표(순차 논리의 경우) 형태로 표현된다.[1] 논리적 뷰는 추상(대수적) 시뮬레이션에만 유용하며, 장치 제작에는 사용할 수 없다.[1]2. 2. 넷리스트 뷰 (Netlist View)
트랜지스터 수준에서 표준 셀의 연결 구조를 나타내는 것을 넷리스트(Netlist)라고 하며, SPICE와 같은 도구를 사용하여 시뮬레이션할 수 있다.[1] 넷리스트는 트랜지스터의 노드 설명, 서로의 연결, 외부 환경과의 터미널(포트) 설명을 나타낸다. 회로도 뷰는 이 넷리스트 생성 프로세스를 위한 그래픽 사용자 인터페이스(GUI)를 제공하는 다양한 컴퓨터 지원 설계(CAD) 또는 전기 설계 자동화(EDA) 프로그램을 사용하여 생성할 수 있다. 설계자는 SPICE와 같은 CAD 프로그램을 사용하여 입력 자극(전압 또는 전류 파형)을 선언하고 회로의 시간 도메인(아날로그) 응답을 계산하여 넷리스트의 전자적 동작을 시뮬레이션한다. 이를 통해 넷리스트가 원하는 기능을 구현하는지 확인하고 전력 소비 또는 신호 전파 지연과 같은 다른 관련 매개변수를 예측한다.[1]2. 3. 레이아웃 뷰 (Layout View)
표준 셀의 레이아웃 뷰는 제조 공정에 사용되는 "제조 청사진"에 해당하며, 일반적인 설계 관행에서 가장 낮은 수준의 설계 추상화이다. 레이아웃은 다음 레이어들로 구성된다.[1]- 기본 레이어: 트랜지스터 장치의 서로 다른 구조에 해당한다.
- 상호 연결 배선 레이어: 트랜지스터 형상의 터미널을 함께 연결한다. ''상호 연결 배선 레이어''는 일반적으로 번호가 매겨져 있다.
- 비아 레이어: 각 순차 레이어 간의 특정 연결을 나타낸다.
설계 자동화를 위해 제조와 관련 없는 레이어도 레이아웃에 존재할 수 있지만, 배치 및 배선 (PNR) CAD 프로그램에 명시적으로 사용되는 많은 레이어는 별도의 유사한 ''추상'' 뷰에 포함되는 경우가 많다. 추상 뷰는 레이아웃보다 훨씬 적은 정보를 포함하며, 레이아웃 추출 형식 (LEF) 파일 또는 이에 상응하는 파일로 인식될 수 있다.
2. 4. 유효성 검사 (Validation)
표준 셀 설계의 정확성을 검증하기 위해 설계 규칙 검사(DRC), 기생 추출(PEX), 레이아웃 대 회로도(LVS) 검사 등을 수행한다.- 설계 규칙 검사 (DRC, Design Rule Check): 설계가 파운드리 및 기타 레이아웃 요구 사항을 충족하는지 확인한다.[2]
- 기생 추출 (PEX, Parasitic Extraction): 레이아웃에서 기생 특성을 가진 PEX 넷리스트를 생성한다.[2]
- 레이아웃 대 회로도 (LVS, Layout Versus Schematic) 검사: PEX 넷리스트의 노드 연결을 회로도 넷리스트의 노드 연결과 비교하여 연결 모델이 동일한지 확인한다.[2]
이후 PEX 넷리스트를 다시 시뮬레이션하여 보다 정확한 타이밍, 전력 및 노이즈 모델을 얻는다. 이러한 모델은 시놉시스 리버티 형식 등으로 특성화된다.
3. 표준 셀 라이브러리 (Library)
표준 셀 라이브러리는 AND, OR, INVERT, 플립플롭, 래치, 버퍼와 같은 저수준 전자 논리 함수의 모음이다. 이러한 셀은 고정 높이, 가변 너비의 풀 커스텀 셀로 구현된다. 표준 셀 라이브러리의 핵심은 고정 높이로, 셀을 행에 배치하여 자동 디지털 레이아웃 프로세스를 용이하게 한다. 셀은 일반적으로 지연과 면적을 최소화하는 최적화된 풀 커스텀 레이아웃이다.
예를 들어, OR, INVERT, AND 게이트로 구성될 수 있는 간단한 XOR 논리 게이트가 있다.
3. 1. 라이브러리 구성 요소
표준 셀 라이브러리는 크게 라이브러리 데이터베이스와 타이밍 추상, 두 가지 구성 요소로 이루어진다.라이브러리 데이터베이스는 레이아웃, 회로도, 기호, 추상 뷰 등 다양한 정보를 포함한다. 이러한 정보는 Cadence LEF 형식, Synopsys Milkyway 형식 등 여러 형식으로 표현되며, 자동 배치 및 라우팅 도구에서 활용할 수 있도록 셀 레이아웃에 대한 요약된 정보를 담고 있다.
타이밍 추상은 각 셀의 기능, 타이밍, 전력, 노이즈 정보를 Liberty 형식으로 제공한다.[3]
표준 셀 라이브러리는 다음과 같은 추가 구성 요소를 포함할 수도 있다.[3]
- 셀의 전체 레이아웃
- SPICE 모델
- Verilog 모델 또는 VHDL-VITAL 모델
- 기생 추출 모델
- DRC 규칙 덱
4. 표준 셀의 응용 (Application of standard cell)
표준 셀은 현대 ASIC (주문형 반도체) 설계에 널리 사용된다. 2-입력 NAND 또는 NOR 기능만으로도 임의의 부울 함수 집합을 형성할 수 있지만, 실제로는 다양한 셀 라이브러리가 활용된다. 이러한 라이브러리는 면적, 속도, 전력 소비 등에서 차이를 보이는 여러 구현을 포함한다.[3] 이는 자동화된 합성, 배치 및 라우팅(SPR) 도구의 효율성을 높이고, 설계자가 여러 요소를 고려하여 최적의 설계를 선택할 수 있게 한다. 표준 셀 설명의 완전한 그룹은 "기술 라이브러리"라고 불린다.[3]
전자 설계 자동화(EDA) 도구는 기술 라이브러리를 사용하여 디지털 ASIC의 합성, 배치 및 라우팅을 자동화한다. 기술 라이브러리는 파운드리에서 제공하며, 설계 정보 교환의 기반이 된다.
표준 셀은 설계 규칙 검사(DRC) 및 레이아웃 대 개략도(LVS)와 같은 설계 검증을 준수하도록 설계되어, 설계 과정을 효율적으로 만들고 개발 시간을 단축시킨다.[2]
4. 1. 합성 (Synthesis)
논리 합성 도구는 레지스터-전송 레벨(RTL) 설명을 기술 종속적인 넷리스트로 수학적으로 변환한다.[3] 이 과정은 소프트웨어 컴파일러가 고급 C-프로그램 목록을 프로세서 종속적인 어셈블리 언어 목록으로 변환하는 것과 유사하다.넷리스트는 논리 뷰 레벨에서 ASIC 설계의 표준 셀 표현이다. 이는 표준 셀 라이브러리 게이트의 인스턴스와 게이트 간의 포트 연결로 구성된다. 적절한 합성 기술은 합성된 넷리스트와 원래 RTL 설명 간의 수학적 등가성을 보장한다. 넷리스트에는 매핑되지 않은 RTL 문과 선언이 포함되어 있지 않다.[3]
4. 2. 배치 (Placement)
배치 도구는 ASIC 설계자가 제공한 2차원 플로어플랜을 사용하여, 넷리스트의 각 게이트에 위치를 할당한다.[3] 그 결과, 생성된 "배치된 게이트" 넷리스트는 각 넷리스트의 표준 셀의 물리적 위치를 포함하지만, 게이트의 터미널이 서로 어떻게 배선되는지에 대한 추상적인 설명은 그대로 유지한다.일반적으로 표준 셀은 적어도 하나의 차원에서 일정한 크기를 가지므로, 집적 회로의 행에 정렬될 수 있다. 칩은 수많은 행으로 구성되며 (각 행 옆에는 전원 및 접지가 실행됨), 각 행은 실제 설계를 구성하는 다양한 셀로 채워진다. 배치기는 특정 규칙을 준수하는데, 각 게이트는 다이 맵에서 고유한 (독점적인) 위치를 할당받는다. 주어진 게이트는 한 번 배치되며, 다른 게이트의 위치를 차지하거나 겹칠 수 없다.[3]
4. 3. 배선 (Routing)
라우터는 배치된 게이트 넷리스트와 라이브러리의 레이아웃 뷰를 사용하여 신호 연결 라인과 전원 공급 라인을 모두 추가한다.[3] 완전히 배선된 물리적 넷리스트에는 합성된 게이트 목록, 배치된 각 게이트의 배치, 배선된 상호 연결이 포함된다.4. 4. DRC/LVS
설계 규칙 검사(DRC) 및 레이아웃 대 개략도(LVS)는 반도체 설계 검증 프로세스이다.[2] 현대의 딥 서브마이크론(0.13 μm 이하) 공정에서는 신뢰성 있는 장치 제조를 위해 트랜지스터 간격, 금속층 두께, 전력 밀도 등의 규칙을 엄격히 준수해야 한다. DRC는 물리적 넷리스트를 파운드리에서 제공하는 설계 규칙과 비교하여 위반 사항을 표시한다.LVS는 레이아웃과 회로도가 동일한 구조를 갖는지 확인하는 프로세스로, 일반적으로 레이아웃 설계의 마지막 단계에서 수행된다.[2] LVS 도구는 회로도와 레이아웃에서 각각 넷리스트를 추출하여 노드, 포트, 소자 크기 등을 비교한다. 이들이 모두 일치하면 LVS를 통과하고, 설계자는 다음 단계로 진행할 수 있다. LVS는 트랜지스터 핑거(finger)를 매우 넓은 트랜지스터와 동일하게 간주하는 경향이 있다. 예를 들어, 병렬 연결된 4개의 트랜지스터(각각 1μm 너비), 4 핑거 1μm 트랜지스터, 또는 4μm 트랜지스터는 LVS 도구에서 동일하게 취급된다. .lib 파일의 기능은 SPICE 모델에서 가져와 .lib 파일의 속성으로 추가된다.
표준 셀은 설계 규칙 검사(DRC) 및 레이아웃 대 개략도(LVS)를 준수하도록 설계되어 설계 프로세스의 효율성을 높이고 턴어라운드 시간을 단축시킨다. 설계자는 검증된 표준 셀을 사용함으로써 더 큰 칩 설계에 통합하는 과정을 간소화하고, 더 빠르고 원활한 개발 주기를 확보할 수 있다.
5. 셀 기반 설계 방법론 (Other cell-based methodologies)
표준 셀은 셀 기반 설계라고 불리는 더 일반적인 설계 자동화 흐름에 속한다. 구조화된 ASIC, FPGA, CPLD는 셀 기반 설계의 변형이다. 설계자의 관점에서 보면, 이들은 모두 동일한 입력 프런트 엔드를 공유하는데, 이는 바로 설계의 RTL 설명이다. 그러나 세 가지 기술은 SPR 흐름(합성, 배치 및 라우팅)과 물리적 구현의 세부 사항에서 실질적으로 다르다.
6. 복잡도 측정 (Complexity measure)
디지털 표준 셀 설계의 경우, 예를 들어 CMOS와 같은 기술에서 복잡성 측정의 일반적인 기술 독립적 척도는 게이트 등가(GE)이다.
7. 한국 반도체 산업에서의 표준 셀
표준셀 기술은 한국 반도체 산업의 핵심 경쟁력 중 하나로 꼽힌다. 한국의 반도체 기업들은 첨단 표준 셀 라이브러리 개발 및 활용을 통해 고성능, 저전력 반도체 칩을 생산하고 있다. 특히, 시스템 반도체 분야에서 표준 셀 기반 설계는 한국 기업들의 경쟁력 강화에 중요한 역할을 한다.
참조
[1]
서적
VLSI Physical Design: From Graph Partitioning to Timing Closure
Springer
2022
[2]
서적
VLSI Physical Design: From Graph Partitioning to Timing Closure
Springer
2022
[3]
서적
The Electronic Design Automation Handbook
Springer
2003
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