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모바일 DDR

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목차

1. 개요

모바일 DDR은 모바일 기기용 저전력 메모리 기술로, DDR SDRAM을 기반으로 전력 소비를 줄이기 위해 개발되었다. LPDDR1을 시작으로 LPDDR2, LPDDR3, LPDDR4, LPDDR4X, LPDDR5, LPDDR5X, LPDDR5T 등 여러 세대가 있으며, 각 세대마다 데이터 전송 속도, 대역폭, 전력 효율성 등이 향상되었다. LPDDR은 모바일 기기뿐만 아니라 다양한 분야에서 활용되며, 고성능, 저전력, 고집적 메모리에 대한 시장의 요구에 발맞춰 지속적으로 발전하고 있다.

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  • SDRAM - DDR SDRAM
    DDR SDRAM은 클럭 신호의 상승 및 하강 엣지에서 데이터를 전송하여 SDRAM의 대역폭을 두 배로 늘리는 메모리 기술로, 삼성전자가 최초로 상용화한 후 JEDEC에 의해 표준화되었으며, DDR2, DDR3, DDR4, DDR5 등으로 발전하며 성능이 향상되었다.
  • SDRAM - XDR DRAM
    옥탈 데이터 속도 기술로 클럭당 8비트를 전송하여 높은 데이터 전송 속도를 제공하는 XDR DRAM은 DRSL 기술을 통해 저전력과 고성능을 달성하고 8뱅크 메모리, 점대점 연결, CSP 패키징 기술을 특징으로 하며 플레이스테이션 3에 사용되었다.
모바일 DDR
개요
종류저전력 더블 데이터 속도 (LPDDR) SDRAM
개발JEDEC
사용휴대 전화, 태블릿, 기타 모바일 장치
설명모바일 장치에 사용되는 더블 데이터 속도 (DDR) SDRAM의 한 종류
기술 사양
전압LPDDR: 1.8V
LPDDR2: 1.2V 또는 1.8V
LPDDR3: 1.2V 또는 1.8V
LPDDR4: 1.1V 또는 1.8V
LPDDR4X: 0.6V 또는 1.1V
LPDDR5: 0.5V 또는 1.1V
LPDDR5X: 0.5V 또는 1.05V
특징낮은 전력 소비
높은 대역폭
작은 폼 팩터
버전
LPDDRDDR SDRAM 기반
1.8V 작동
LPDDR2DDR2 SDRAM 기반
1.2V 또는 1.8V 작동
부분 어레이 자가 새로 고침 (PASR), 심층 전력 다운 (DPD)과 같은 저전력 기술 포함
LPDDR3DDR3 SDRAM 기반
1.2V 또는 1.8V 작동
쓰기 레벨링, 명령/주소 속도 향상
LPDDR4DDR4 SDRAM 기반
1.1V 작동
새로운 인터페이스 기술 (저전압 스윙 종단 로직)
더 높은 데이터 속도 및 더 낮은 전력 소비
LPDDR4XLPDDR4와 유사
전력 소비 더욱 최적화
0.6V 또는 1.1V 작동
LPDDR5DDR5 SDRAM 기반
0.5V 또는 1.1V 작동
더 높은 데이터 속도 및 전력 효율성 향상
LPDDR5XLPDDR5 확장
더 높은 데이터 속도 및 성능 제공
0.5V 또는 1.05V 작동
관련 기술
더블 데이터 속도 (DDR) SDRAM고성능 메모리 기술
와이드 IO모바일 장치를 위한 고대역폭 메모리 인터페이스
하이브리드 메모리 큐브3D 적층 메모리 기술

2. 역사

LPDDR 기술은 2006년 첫 출시 이후 지속적으로 발전해왔다. 각 세대별 주요 특징과 한국 기업들의 역할은 다음과 같다.


  • LPDDR (LPDDR1): 2006년에 출시된 초기 저전력 DDR (LPDDR)은 DDR SDRAM을 기반으로 전력 소비를 줄이기 위해 몇 가지 변경 사항이 적용되었다. 공급 전압을 낮추고(2.5V에서 1.8V로), 온도 보상 리프레시, 부분 배열 자체 리프레시, 딥 파워 다운 모드 등의 기술이 도입되었다. 삼성전자와 마이크론 테크놀로지가 이 기술의 주요 공급 업체였다.
  • LPDDR2: 2009년 JEDEC에서 표준화한 LPDDR2는 LPDDR1보다 더 개선된 저전력 DDR 인터페이스를 제공했다. LPDDR2는 세 가지 유형의 메모리(LPDDR2-S2, LPDDR2-S4, LPDDR2-N)를 지원하며, 타이밍 매개변수는 LPDDR-200에서 LPDDR-1066까지 지정되었다.
  • LPDDR3: 2012년에 발표된 LPDDR3는 더 높은 데이터 전송률, 대역폭, 전력 효율성 및 메모리 밀도를 제공했다. 쓰기 레벨링, 명령/주소 트레이닝, 선택적 온다이 종단(ODT) 등의 기술이 도입되었다. 삼성전자는 LPDDR3E라는 향상된 버전을 출시하여 데이터 전송 속도를 더욱 높였다.
  • LPDDR4: 2014년에 발표된 LPDDR4는 인터페이스 속도를 두 배로 늘리고, 내부 프리페치 크기를 늘리는 등 큰 변화를 가져왔다. 또한, 두 개의 독립적인 16비트 채널을 도입하여 데이터 전송 효율성을 높였다. 삼성전자는 2013년에 LPDDR4를 개발하여 기술 리더십을 보여주었다.
  • LPDDR4X: 삼성전자가 제안한 LPDDR4X는 I/O 전압을 낮춰(1.1V에서 0.6V로) 전력 효율성을 더욱 향상시켰다. 2017년 SK하이닉스도 LPDDR4X 패키지를 발표하면서 LPDDR4X 기술 경쟁에 참여했다.
  • LPDDR5: 2019년에 발표된 LPDDR5는 데이터 전송 속도를 핀당 6400Mbit/s로 높이고, 차동 클록, 새로운 클록 아키텍처 등을 도입하여 성능과 전력 효율성을 동시에 개선했다. 삼성전자는 2018년에 LPDDR5 칩 프로토타입을 개발하여 기술 선도적인 위치를 다시 한번 입증했다.
  • LPDDR5X: 2021년에 발표된 LPDDR5X는 최대 8533 Mbit/s로 속도를 확장하고, 신호 무결성 및 신뢰성을 개선했다. 삼성전자와 마이크론 테크놀로지는 LPDDR5X 개발 및 검증에 참여하여 기술 발전을 이끌었다.
  • LPDDR5T: 2023년 SK하이닉스에서 발표한 규격으로 최대 9.6Gbps의 대역폭을 가진다.
  • LPDDR6: 현재 개발 중인 차세대 표준으로, 더 높은 속도, 더 좁은 데이터 버스 폭, 새로운 메모리 구조 등을 통해 성능 향상을 목표로 하고 있다.


삼성전자와 SK하이닉스는 LPDDR 기술 발전에 핵심적인 역할을 수행해왔다. 특히, 삼성전자는 각 세대의 LPDDR 기술을 선도적으로 개발하고 상용화하여 모바일 메모리 시장에서 강력한 경쟁력을 확보했다.

2. 1. LPDDR (LPDDR1)

LPDDR (LPDDR2와 구별하기 위해 때때로 '''LPDDR1'''로도 불림)은 원래 DDR SDRAM에 총 전력 소모량 절감을 위한 여러 변형을 가한 것이다.

SDRAM에 비해 가장 극명한 변화는 공급 전압이 2.5V에서 1.8V로 낮아진 점이다. 메모리 재충전(DRAM refresh)이 낮은 온도에서 덜 필요한 점을 이용하여 재충전 회수를 온도에 적응시키며, 메모리의 모든 내용을 지우고 "깊은 절전 모드"에 빠질 수 있게 해서 추가적인 전력 소모 절감을 얻는다. 또한 메모리 칩은 작아지고 기판 면적 점유가 줄어든다. 삼성전자와 마이크론 테크놀로지는 이 기술의 두 최대 공급자로 애플의 아이폰 3GS, 초기 아이패드, 삼성전자의 갤럭시탭과 모토로라의 드로이드 X[55] 등과 같은 다양한 태블릿 기기에 공급하고 있다.

2. 2. LPDDR2

LPDDR2영어는 2009년에 JEDEC에 의해 표준화된 2세대 LPDDR 시리즈이다.[5][4] 1.2V에서 작동하며, 제어 및 주소 라인을 10비트 더블 데이터 레이트 CA 버스로 통합한다. 명령어는 일반 SDRAM의 명령어와 유사하지만, 사전 충전 및 버스트 종료 연산 코드가 재할당되었다. LPDDR2는 LPDDR1보다 대역폭이 확장되고, 동작 전압이 감소하여 전력 효율성이 개선되었다. 주로 삼성전자 갤럭시 S3 등의 모바일 기기에 채용되었다.[44]

LPDDR2는 다음 세 가지 유형의 메모리를 지원한다.

  • LPDDR2-S2: 2n 프리페치 메모리 (DDR1과 유사)
  • LPDDR2-S4: 4n 프리페치 메모리 (DDR2와 유사)
  • LPDDR2-N: 비휘발성 (NAND 플래시) 메모리


LPDDR2의 타이밍 매개변수는 LPDDR-200에서 LPDDR-1066까지(100~533 MHz의 클럭 주파수) 지정된다.

LPDDR2/LPDDR3 명령어 인코딩[5]
연산rowspan="17" style="border-width:0px; background-color:white" |상승 클럭하강 클럭
CA0
()		CA1
()		CA2
()		CA3CA4CA5CA6CA7CA8CA9CA0
()		CA1
()		CA2
()		CA3CA4CA5CA6CA7CA8CA9
No operationHHH—
모든 뱅크 사전 충전HHLHH—
하나의 뱅크 사전 충전HHLHL—BA0BA1BA2—
사전 활성화 (LPDDR2-N만 해당)HHLHA30A31A32BA0BA1BA2A20A21A22A23A24A25A26A27A28A29
버스트 종료HHLL—
읽기 (AP=자동 사전 충전)HLH예약됨C1C2BA0BA1BA2APC3C4C5C6C7C8C9C10C11
쓰기 (AP=자동 사전 충전)HLL예약됨C1C2BA0BA1BA2APC3C4C5C6C7C8C9C10C11
활성화 (R0–14=행 주소)LHR8R9R10R11R12BA0BA1BA2R0R1R2R3R4R5R6R7R13R14
활성화 (LPDDR2-N만 해당)LHA15A16A17A18A19BA0BA1BA2A5A6A7A8A9A10A11A12A13A14
모든 뱅크 갱신 (LPDDR2-Sx만 해당)LLHH—
하나의 뱅크 갱신 (라운드 로빈 주소 지정)LLHL—
모드 레지스터 읽기 (MA0–7=주소)LLLHMA0MA1MA2MA3MA4MA5MA6MA7—
모드 레지스터 쓰기 (OP0–7=데이터)LLLLMA0MA1MA2MA3MA4MA5MA6MA7OP0OP1OP2OP3OP4OP5OP6OP7



삼성 K4P4G154EC-FGC1 4 Gbit LPDDR2 칩

2. 3. LPDDR3

JEDEC이 2012년 5월에 발표한 LPDDR3는 LPDDR2에 비해 더 높은 데이터 전송률, 더 큰 대역폭, 더 높은 전력 효율성 및 더 높은 메모리 밀도를 제공한다.[6][7][8] 1600 MT/s의 데이터 전송률을 달성하며, 쓰기 레벨링 및 명령/주소 트레이닝,[9] 선택적 온다이 종단(ODT) 등의 새로운 기술을 활용한다. LPDDR3는 패키지 온 패키지(PoP) 및 개별 패키징 유형을 모두 지원한다.

명령 인코딩은 10비트 더블 데이터 전송률 CA 버스를 사용하여 LPDDR2와 동일하다.[7] 그러나 이 표준은 8''n''-프리페치 DRAM만 명시하며, 플래시 메모리 명령은 포함하지 않는다.

LPDDR3를 사용하는 제품으로는 2013년 맥북 에어, 아이폰 5S, 아이폰 6, 넥서스 10, 삼성 갤럭시 S4(GT-I9500), 마이크로소프트 서피스 프로 3 및 4가 있다.[10] LPDDR3는 2013년에 주류로 자리 잡아 800 MHz DDR (1600 MT/s)로 작동하며, 2011년의 PC3-12800 노트북 메모리와 비슷한 대역폭(12.8 GB/s)을 제공했다.[11] 이 대역폭을 달성하기 위해 컨트롤러는 듀얼 채널 메모리를 구현해야 한다. 예를 들어, 엑시노스 5 Dual[12] 및 5 Octa[13]가 이에 해당한다.

LPDDR3E라고 불리는 이 규격의 "향상된" 버전은 데이터 전송 속도를 2133 MT/s로 증가시켰다. 삼성전자는 최대 2,133 MT/s로 데이터를 전송할 수 있는 최초의 4 기가비트 20 nm급 LPDDR3 모듈을 출시했는데, 이는 800 MT/s에 불과한 구형 LPDDR2의 성능보다 두 배 이상 향상된 것이다.[14] 다양한 제조업체의 여러 SoC 또한 800 MHz LPDDR3 RAM을 기본적으로 지원한다. 여기에는 퀄컴의 스냅드래곤 600 및 800[15] 뿐만 아니라 엑시노스 및 올위너 시리즈의 일부 SoC도 포함된다.

2. 4. LPDDR4

JEDEC는 2014년 8월 25일 JESD209-4 LPDDR4 저전력 메모리 표준을 발표했다.[19][20] LPDDR4는 LPDDR3에서 다음과 같은 주요 변경 사항을 포함한다.

  • 인터페이스 속도를 두 배로 늘리고, I/O 표준을 저전압 스윙 종단 로직(LVSTL)으로 변경하는 등 여러 전기적 변화를 적용했다.
  • 내부 프리페치 크기 및 최소 전송 크기를 두 배로 늘렸다.
  • 10비트 DDR 명령/주소(CA) 버스를 6비트 SDR CA 버스로 변경했다.
  • 싱글 32비트 폭 버스를 두 개의 독립적인 16비트 폭 버스로 변경했다.
  • 셀프 리프레시는 CKE 라인에 의해 제어되는 것이 아니라 전용 명령으로 가능하게 했다.


이 표준은 두 개의 독립적인 16비트 액세스 채널을 포함하는 SDRAM 패키지를 정의한다. 각 채널은 패키지 당 최대 2개의 다이에 연결된다. 각 채널의 데이터 폭은 16비트이며, 자체 제어/주소 핀을 가지고 있으며 DRAM의 8개 뱅크에 대한 액세스를 허용한다.

LPDDR4는 또한 인접 행의 "행 해머"로 인한 손상을 방지하기 위한 "대상 행 새로 고침" 메커니즘을 포함한다.[21]

삼성전자는 2013년 12월 30일에 핀 당 3,200 Mbit/s의 속도로 데이터를 전송할 수 있는 최초의 20nm급 8 기비비트 (1 GiB) LPDDR4를 개발했다.[17][18] 이는 가장 빠른 LPDDR3보다 50% 더 높은 성능을 제공하며 1.1V에서 40%나 적은 에너지를 소비한다.

LPDDR4 명령어 인코딩은 다음과 같다.[20]

LPDDR4 명령어 인코딩
첫 번째 사이클 (CS 높음)두 번째 사이클 (CS 낮음)작업
CA5CA4CA3CA2CA1CA0CA5CA4CA3CA2CA1CA0
작업 없음
0OP4OP3OP2OP1다목적 명령
ABBA2BA1사전 충전 (AB: 모든 뱅크)
ABBA2BA1새로 고침 (AB: 모든 뱅크)
—자체 새로 고침 진입
BLC9—BA2BA1쓰기-1 (+CAS-2)
—자체 새로 고침 종료
0C9—BA2BA1마스크 쓰기-1 (+CAS-2)
—예약됨
BLC9—BA2BA1읽기-1 (+CAS-2)
C8C7C6C5C4C3CAS-2
colspan="2" |예약됨
OP7MA5MA4MA3MA2MA1rowspan="2" | 모드 레지스터 쓰기-1 및 -2
MA: 주소, OP: 데이터
OP6OP5OP4OP3OP2OP1OP0
—MA5MA4MA3MA2MA1모드 레지스터 읽기 (+CAS-2)
—예약됨
R15R14R13R12R11R10R16BA2BA1rowspan="2" | 활성화-1 및 -2
R9R8R7R6R5R4R3R2R1R0


2. 4. 1. LPDDR4X

삼성전자의 삼성 반도체는 LPDDR4의 변종인 LPDDR4X를 제안했다.[22] LPDDR4X는 I/O 전압(Vddq)을 1.1V에서 0.6V로 낮춰 전력을 더 절감한다는 점을 제외하면 LPDDR4와 동일하다. 2017년 1월 9일, SK하이닉스는 8GB 및 16GB LPDDR4X 패키지를 발표했다.[23][24] JEDEC는 2017년 3월 8일에 LPDDR4X 표준을 발표했다.[25] 낮은 전압 외에도 소규모 응용 분야를 위한 단일 채널 다이 옵션, 새로운 MCP, PoP 및 IoT 패키지, 최고 속도 등급인 4266 MT/s에 대한 추가적인 정의 및 타이밍 개선 사항이 포함되어 있다.

2. 5. LPDDR5

JEDEC 소위원회 JC-42.6에서 LPDDR2의 후계 표준을 개발하고 있다. 2019년 2월 19일, JEDEC은 LPDDR5(Low Power Double Data Rate 5) 표준인 JESD209-5를 발표했다.[26]

삼성전자는 2018년 7월 LPDDR5 칩의 작동 프로토타입을 개발했다고 발표했다. LPDDR5의 주요 변경 사항은 다음과 같다:[27]

  • 데이터 전송 속도가 핀당 6400Mbit/s로 증가했다.
  • 차동 클록(3200MHz, DDR)을 사용한다.
  • 프리페치는 16''n''으로 유지된다.
  • 뱅크 수는 16개로 증가하여 DDR4와 유사한 뱅크 그룹 4개로 분할된다.
  • 전력 절감 개선:[26]
  • 데이터 복사 및 Write-X(모두 0 또는 모두 1) 명령을 사용하여 데이터 전송 감소.
  • 동적 주파수 및 전압 스케일링.
  • 새로운 클록 아키텍처: 명령은 쿼터 속도 마스터 클록(CK)을 사용하고, 데이터는 필요한 경우에만 활성화되는 풀 속도 쓰기 클록(WCK) 및 읽기 스트로브(RDQS) 신호를 사용하여 전송된다.[26]
  • 바이트당 풀 속도 클록 1세트(LPDDR4에서는 16비트당)
  • 클록 활성화(CKE) 핀 제거. 대신 저전력 모드는 CA 버스를 통한 명령으로 진입하며, 칩 선택 신호가 다음에 하이(high)로 될 때까지 지속된다.


AMD 밴 고흐(Van Gogh), 인텔 타이거 레이크(Tiger Lake), 애플 실리콘(M1 Pro, M1 Max, M1 Ultra, M2 및 A16 Bionic), 화웨이 기린 9000(Huawei Kirin 9000) 및 스냅드래곤 888(Snapdragon 888) 메모리 컨트롤러가 LPDDR5를 지원한다.

전송 속도가 두 배로 증가하고 쿼터 속도 마스터 클록을 사용함으로써, 마스터 클록은 유사한 LPDDR4 클록의 절반 주파수가 된다. 명령어(CA) 버스는 7비트로 확장되고, 명령은 더블 데이터 레이트로 전송되므로 명령은 결국 LPDDR4와 동일한 속도로 전송된다.

LPDDR5 명령어 인코딩[28][29]
↗ 상승 클록 ↗rowspan=24 style="border-width:0px; background-color:#FFF;" |↘ 하강 클록 ↘rowspan=24 style="border-width:0px; background-color:#FFF;" |연산
CA6CA5CA4CA3CA2CA1CA0CA6CA5CA4CA3CA2CA1CA0
—연산 없음
—전원 끄기 진입
—FIFO 읽기
—FIFO 쓰기
—(예약됨)
—DQ 보정 읽기
OP7OP6OP5OP4OP3OP2OP1OP0다목적 명령어
OP7OP6OP5OP4OP3OP2OP1OP0모드 레지스터 쓰기 2
—자체 재생 진입
PDDSE—자체 재생 진입
MA6MA5MA4MA3MA2MA1MA0모드 레지스터 읽기
MA6MA5MA4MA3MA2MA1MA0모드 레지스터 쓰기 1
ABSB1SB0RFMBG0BA1BA0재생
AB—BG1BG0BA1BA0사전 충전
C5C4C3C2C1BG1BG0BA1BA0쓰기 32
WS_
FS		WS_
RD		WS_
WR		WRXDC3DC2DC1DC0열 주소 선택
C5C4C3C0C2C1BG1BG0BA1BA0마스크 쓰기
C5C4C3C0C2C1BG1BG0BA1BA0쓰기
C5C4C3C0C2C1BG1BG0BA1BA0읽기
C5C4C3C0C2C1BG1BG0BA1BA0읽기 32
R10R9R8R7R6R5R4R3R2R1R0활성화 2
R17R16R15R14R13R12R11BG1BG0BA1BA0활성화 1


  • B''n'' = 버스트 주소 비트
  • C''n'' = 열 주소 비트
  • R''n'' = 열 주소 비트
  • BA''n'' = 뱅크 주소 비트
  • BG''n'' = 뱅크 그룹 주소 비트
  • AB = 모든 뱅크(BG 및 BA 무시)
  • AP = 자동 사전 충전
  • MA''n'' = 모드 레지스터 주소 비트
  • OP''n'' = 연산 또는 모드 레지스터 데이터
  • WS_''xx'' = WCK 동기화
  • WRX = 쓰기 X; 데이터를 전송하지 않고 모두 0 또는 모두 1로 채움
  • WXSA, WXSB = 쓰기 X 선택, 쓰기 값
  • PD = 전원 끄기
  • DSE = 딥 슬립 활성화


이전 표준과 비교하여 열 주소에 대한 명칭이 변경되었다. LPDDR4와 LPDDR5는 모두 최대 10비트의 열 주소를 허용하지만 이름이 다르다. LPDDR4의 C0–C9는 B0–B3 및 C0–C5로 이름이 변경되었다. LPDDR4와 마찬가지로 쓰기는 B0–B3이 0인 16의 배수 주소에서 시작해야 하지만 읽기는 B3에 0이 아닌 값을 지정하여 다른 순서로 전송되도록 버스트를 요청할 수 있다.

LPDDR4와 마찬가지로 일부 데이터를 읽으려면 두 개의 활성화 명령으로 행을 선택한 다음 CAS와 읽기 명령으로 열을 선택하는 4개의 명령이 필요하다. LPDDR4와 달리 CAS 명령은 읽기 또는 쓰기 명령 ''전에'' 온다. WS\_FS, WS\_RD 및 WS\_WR 비트는 다양한 타이밍을 선택하며, \_RD 및 \_WR 옵션은 바로 다음 읽기 또는 쓰기 명령에 최적화되어 있으며, \_FS 옵션은 즉시 클록을 시작하고 여러 읽기 또는 쓰기를 사용하여 여러 뱅크에 액세스할 수 있다.

CAS는 "쓰기 X" 옵션도 지정한다. WRX 비트가 설정되면 쓰기는 데이터를 전송하지 않고 WXS(쓰기 X 선택) 비트의 제어 하에 버스트를 모두 0 또는 모두 1로 채운다. 이렇게 하면 동일한 시간이 걸리지만 에너지를 절약할 수 있다.

일반적인 16개 버스트 외에도 32개의 이중 길이 버스트를 수행하기 위한 명령이 있다. 읽기(쓰기는 아님)는 C0 및 B3 비트를 사용하여 32단어 정렬된 버스트 내의 시작 위치를 지정할 수 있다.

2. 5. 1. LPDDR5X

2021년 7월 28일, JEDEC는 LPDDR5/5X의 표준인 JESD209-5B를 발표했다.[30] 주요 변경 사항은 다음과 같다.[30]

  • 최대 8533 Mbit/s로 속도 확장
  • tx/rx 이퀄라이제이션을 통한 신호 무결성 개선
  • 새로운 적응형 리프레시 관리 기능을 통한 신뢰성 향상


2021년 11월 9일, 삼성전자는 업계 최초의 LPDDR5X DRAM 개발을 발표했다.[31] 삼성전자의 LPDDR5X는 14 나노 공정 노드에서 16기가비트(2GB) 다이를 사용하며, 단일 패키지에 최대 32개 다이(64GB)를 탑재할 수 있다. 삼성전자에 따르면, 새로운 모듈은 LPDDR5보다 20% 더 적은 전력을 사용한다.[31] ''AnandTech''는 SoC 및 기타 제품의 LPDDR5X가 2023년 차세대 장치에 적용될 것으로 예상했다.[32]

2021년 11월 19일, 마이크론은 미디어텍의 Dimensity 9000 5G SoC에 대한 LPDDR5X DRAM 검증을 완료했다고 발표했다.[33]

2024년 4월, 마이크론은 9.6Gbps LPDDR5X DRAM을 샘플 출하하고 있다고 밝혔다.[48] 한편, 삼성전자는 10.7Gbps 제품을 2024년 후반에 출하 개시한다고 발표했다.[49]

2024년 4월 17일, 삼성전자는 이전 LPDDR5X 세대보다 대역폭이 25% 높고, 용량이 30% 높으며, 전력 효율성이 25% 향상된 LPDDR5X-10700을 발표했다. 이는 칩을 더욱 효율적으로 만들면서도 단일 패키지에 최대 32GB의 용량을 수용할 수 있을 만큼 작은 새로운 12 나노 공정을 통해 달성되었다.[36]

2024년 7월 16일, 삼성전자는 미디어텍의 차세대 플래그십 Dimensity 9400 SoC에 사용하기 위해 최대 10.7Gbps 속도로 작동할 수 있는 업계에서 가장 빠른 LPDDR5X DRAM의 검증을 완료했다.[1]

2. 5. 2. LPDDR5T

2023년 SK하이닉스에서 발표한 규격으로 최대 9.6Gbps의 대역폭을 가지는 칩이다.[58] JEDEC에서 LPDDR5X-9600으로 표준에 통합되었다.

2. 6. LPDDR6

JEDEC 소위원회 JC-42.6에서 LPDDR2의 후속 표준을 개발하고 있다.[58] 현재 개발 중인 차세대 표준으로,[37][38][39] 주요 내용은 다음과 같다.

  • 속도 확장: 8.8–17.6 Gbit/s/핀
  • CA 버스: 4비트로 추가 축소
  • 채널당 12비트의 데이터 버스 폭
  • 24번 전송 × 12 핀 = 288 비트의 버스트:
  • 256 데이터 비트
  • 배열에 저장되는 16 태그/ECC 비트
  • 데이터 버스 반전 ''또는'' 링크 ECC를 위한 16 비트 (저장되지 않음)
  • CAMM2[40]

3. 기술적 특징

LPDDR (Low Power Double Data Rate)은 주로 노트북이나 휴대전화와 같은 모바일 기기에 사용되는 DDR SDRAM의 한 종류로, 소비 전력을 줄이는 데 초점을 맞춘 기술이다.[41] LPDDR은 DDR SDRAM과는 많은 차이점을 가지며, 기술 표준 역시 독립적으로 개발되었다. 특히, LPDDR5는 DDR5 SDRAM보다 먼저 구현되었다.[41]

LPDDR의 주요 기술적 특징은 다음과 같다.


  • 낮은 공급 전압: 전력 소모를 줄이기 위해 공급 전압을 낮췄다.
  • 온도 보상 리프레시: 메모리 재충전(DRAM refresh) 빈도를 온도에 따라 조절하여 저온에서 재충전 횟수를 줄인다.
  • 부분 배열 자체 리프레시: 메모리 일부 영역만 재충전하여 전력 소모를 줄인다.
  • 딥 파워 다운 모드: 메모리 내용을 모두 지우고 "깊은 절전 모드"에 들어가 전력 소모를 최소화한다.
  • 소형화: 메모리 칩 크기가 작아 기판 면적을 덜 차지한다.


삼성전자와 마이크론 테크놀로지는 LPDDR 기술의 주요 공급 업체이며, 애플의 아이패드, 삼성전자의 갤럭시탭, 모토로라의 드로이드 X[55] 등 다양한 태블릿 기기에 LPDDR 메모리를 공급하고 있다.

LPDDR2는 LPDDR을 더욱 개선한 표준으로, JEDEC에서 정의하였다. LPDDR2는 기본적인 LPDDR의 저전력 상태를 유지하면서, 부분 배열 갱신 옵션을 추가하여 전력 효율성을 높였다. 또한, 동작 클럭은 LPDDR-200에서 LPDDR-1066까지(100~533 MHz)로 정의되어 있다.

LPDDR 세부 명령어 인코딩 정보는 하위 섹션에서 확인할 수 있다.

3. 1. 버스 폭

일반적인 SDRAM과 달리, LPDDR은 16비트 또는 32비트 폭의 채널을 허용한다.[2]

3. 2. 명령어 인코딩

LPDDR2, LPDDR3, LPDDR4, LPDDR5는 각 세대별로 명령어 인코딩 방식에 차이가 있다.
LPDDR2 명령어 인코딩LPDDR2는 1.2V에서 동작하며, 10비트 DDR CA(Command/Address) 버스를 사용한다. 명령어는 일반적인 SDRAM 명령어와 유사하지만, 사전충전(Precharge) 및 최고속도전송(Burst) 정지 코드 등이 재배열되었다.[56]

LPDDR2 명령어 인코딩[56]
CKCA0
()		CA1
()		CA2
()		CA3CA4CA5CA6CA7CA8CA9동작
↑HHH—NOP
↑HHLHH—모든 뱅크 사전충전
↑HHLHL—BA2BA1BA0한 뱅크 사전충전
↑HHLL—최고속도전송 종료
↑HLH예약됨C1C2BA2BA1BA0읽기
(AP=자동 사전충전)
↑HLL예약됨C1C2BA2BA1BA0쓰기
(AP=자동 사전충전)
↑LHR8R9R10R11R12BA2BA1BA0활성
(R0–14=행 주소)
↑LLHH—모든 뱅크 재충전
(LPDDR2-Sx only)
↑LLHL—한 뱅크 재충전
(Round-robin addressing)
↑LLLHMA0MA1MA2MA3MA4MA5Mode register read
(MA0–7=Address)
↑LLLLMA0MA1MA2MA3MA4MA5Mode register write
(OP0–7=Data)


LPDDR3 명령어 인코딩LPDDR3는 LPDDR2와 동일한 명령어 인코딩을 사용하지만, 8n 프리페치 DRAM만 지원하며 플래시 메모리 명령어는 포함하지 않는다.

LPDDR2/LPDDR3 명령어 인코딩[5]
연산상승 클럭하강 클럭
CA0
()		CA1
()		CA2
()		CA3CA4CA5CA6CA7CA8CA9CA0
()		CA1
()		CA2
()		CA3CA4CA5CA6CA7CA8CA9
No operationHHH—
모든 뱅크 사전 충전HHLHH—
하나의 뱅크 사전 충전HHLHL—BA0BA1BA2—
버스트 종료HHLL—
읽기 (AP=자동 사전 충전)HLH예약됨C1C2BA0BA1BA2APC3C4C5C6C7C8C9C10C11
쓰기 (AP=자동 사전 충전)HLL예약됨C1C2BA0BA1BA2APC3C4C5C6C7C8C9C10C11
활성화 (R0–14=행 주소)LHR8R9R10R11R12BA0BA1BA2R0R1R2R3R4R5R6R7R13R14
모든 뱅크 갱신 (LPDDR2-Sx만 해당)LLHH—
하나의 뱅크 갱신 (라운드 로빈 주소 지정)LLHL—
모드 레지스터 읽기 (MA0–7=주소)LLLHMA0MA1MA2MA3MA4MA5MA6MA7—
모드 레지스터 쓰기 (OP0–7=데이터)LLLLMA0MA1MA2MA3MA4MA5MA6MA7OP0OP1OP2OP3OP4OP5OP6OP7


LPDDR4 명령어 인코딩LPDDR4는 6비트 SDR(Single Data Rate) CA 버스로 변경되었으며, 명령어는 2 클럭 사이클을 필요로 한다. 주소를 인코딩하는 동작(활성화, 읽기, 쓰기 등)은 두 개의 명령어를 필요로 한다.[57]

LPDDR4 명령 인코딩[20]
첫 번째 사이클 (CS 높음)두 번째 사이클 (CS 낮음)작업
CA5CA4CA3CA2CA1CA0CA5CA4CA3CA2CA1CA0
LLLLLL—작업 없음
HLLLLL0OP4OP3OP2OP11다목적 명령
ABHLLLL—BA2BA1BA0사전 충전 (AB: 모든 뱅크)
ABLHLLL—BA2BA1BA0새로 고침 (AB: 모든 뱅크)
—HHLLL—자체 새로 고침 진입
BLLLHLLAPC9—BA2BA1BA0쓰기-1 (+CAS-2)
—HLHLL—자체 새로 고침 종료
0LHHLLAPC9—BA2BA1BA0마스크 쓰기-1 (+CAS-2)
—HHHLL—예약됨
BLLLLHLAPC9—BA2BA1BA0읽기-1 (+CAS-2)
C8HLLHLC7C6C5C4C3C2CAS-2
—HLHL—예약됨
OP7LLHHLMA5MA4MA3MA2MA1MA0모드 레지스터 쓰기-1 및 -2
MA: 주소, OP: 데이터
OP6HLHHLOP5OP4OP3OP2OP1OP0
—LHHHLMA5MA4MA3MA2MA1MA0모드 레지스터 읽기 (+CAS-2)
—HHHHL—예약됨
R15R14R13R12LHR11R10R16BA2BA1BA0실행-1 & -2
R9R8R7R6HHR5R4R3R2R1R0


LPDDR5 명령어 인코딩LPDDR5에서는 명령어(CA) 버스가 7비트로 확장되었고 명령어는 DDR로 전송된다.[28][29]

LPDDR5 명령어 인코딩[28][29]
↗ 상승 클록 ↗↘ 하강 클록 ↘연산
CA6CA5CA4CA3CA2CA1CA0CA6CA5CA4CA3CA2CA1CA0
LLLLLLL—연산 없음
HLLLLLL—전원 끄기 진입
LHLLLLL—FIFO 읽기
HHLLLLL—FIFO 쓰기
LLHLLLL—예약됨
HLHLLLL—DQ 보정 읽기
OP7HHLLLLOP6OP5OP4OP3OP2OP1OP0다목적 명령어
OP7LLHLLLOP6OP5OP4OP3OP2OP1OP0모드 레지스터 쓰기 2
LHLHLLL—자체 재생 진입
HHLHLLLPDDSE—자체 재생 진입
LLHHLLLMA6MA5MA4MA3MA2MA1MA0모드 레지스터 읽기
HLHHLLLMA6MA5MA4MA3MA2MA1MA0모드 레지스터 쓰기 1
LHHHLLLABSB1SB0RFMBG0BA1BA0재생
HHHHLLLAB—BG1BG0BA1BA0사전 충전
C5C4C3LHLLAPC2C1BG1BG0BA1BA0쓰기 32
WS_
FS		WS_
RD		WS_
WR		HHLL
/B3		WRXDC3DC2DC1DC0열 주소 선택
C5C4C3C0LHLAPC2C1BG1BG0BA1BA0마스크 쓰기
C5C4C3C0HHLAPC2C1BG1BG0BA1BA0쓰기
C5C4C3C0LLHAPC2C1BG1BG0BA1BA0읽기
C5C4C3C0HLHAPC2C1BG1BG0BA1BA0읽기 32
R10R9R8R7LHHR6R5R4R3R2R1R0활성화 2
R17R16R15R14HHHR13R12R11BG1BG0BA1BA0활성화 1


3. 3. 전력 관리

LPDDR (Low Power Double Data Rate)은 모바일 기기 등에서 전력 소모를 줄이기 위해 개발된 DDR SDRAM의 한 종류이다. LPDDR은 기존 SDRAM에 비해 다음과 같은 특징을 갖는다.

  • 낮은 공급 전압: 2.5V에서 1.8V로 낮아져 전력 소모를 줄였다.
  • 온도 보상 리프레시: 메모리 재충전(DRAM refresh) 빈도를 온도에 따라 조절하여 저온에서 재충전 횟수를 줄인다.
  • 부분 배열 자체 리프레시: 메모리 일부 영역만 재충전하여 전력 소모를 줄인다.
  • 딥 파워 다운 모드: 메모리 내용을 모두 지우고 "깊은 절전 모드"에 들어가 전력 소모를 최소화한다.
  • 소형화: 메모리 칩 크기가 작아 기판 면적을 덜 차지한다.


삼성전자와 마이크론 테크놀로지는 LPDDR 기술의 주요 공급 업체이며, 애플의 아이패드, 삼성전자의 갤럭시탭, 모토로라의 드로이드 X[55] 등 다양한 태블릿 기기에 LPDDR 메모리를 공급하고 있다.

LPDDR2는 LPDDR을 더욱 개선한 표준으로, JEDEC에서 정의하였다. LPDDR2는 다음과 같은 메모리 종류를 지원한다.

  • LPDDR2-S2: 2n 프리페치 메모리 (DDR1과 유사)
  • LPDDR2-S4: 4n 프리페치 메모리 (DDR2와 유사)
  • LPDDR2-N: 비휘발성 (NAND 플래시) 메모리


LPDDR2는 기본적인 LPDDR의 저전력 상태를 유지하면서, 부분 배열 갱신 옵션을 추가하여 전력 효율성을 높였다. 또한, 동작 클럭은 LPDDR-200에서 LPDDR-1066까지(100~533 MHz)로 정의되어 있다.

LPDDR2는 1.2V에서 동작하며, 동작 배선과 주소 배선을 10비트 더블 데이터 레이트 CA 버스에 통합한다. 명령어는 일반적인 SDRAM 명령어와 유사하지만, 예비충전과 최대속도전송(Burst) 정지 코드의 재배열을 제외하고는 거의 동일하다.

LPDDR2의 명령어 인코딩은 다음과 같다.[56]

LPDDR2 명령어 인코딩
CKCA0
(		CA1
(		CA2
(		CA3CA4CA5CA6CA7CA8CA9동작
↑HHH—NOP
↓—
↑HHLHH—모든 뱅크 사전충전
↓—
↑HHLHL—BA2BA1BA0한 뱅크 사전충전
↓—
↑HHLHA30A31A32BA2BA1BA0사전활성화
(LPDDR2-N only)
↓A20A21A22A23A24A25A26A27A28A29
↑HHLL—최고속도전송 종료
↓—
↑HLH예약됨C1C2BA2BA1BA0읽기
(AP=자동 사전충전)
↓APC3C4C5C6C7C8C9C10C11
↑HLL예약됨C1C2BA2BA1BA0쓰기
(AP=자동 사전충전)
↓APC3C4C5C6C7C8C9C10C11
↑LHR8R9R10R11R12BA2BA1BA0활성
(R0–14=행 주소)
↓R0R1R2R3R4R5R6R7R13R14
↑LHA15A16A17A18A19BA2BA1BA0활성화
(LPDDR2-N only)
↓A5A6A7A8A9A10A11A12A13A14
↑LLHH—모든 뱅크 재충전
(LPDDR2-Sx only)
↓—
↑LLHL—한 뱅크 재충전
(Round-robin addressing)
↓—
↑LLLHMA0MA1MA2MA3MA4MA5Mode register read
(MA0–7=Address)
↓MA6MA7—
↑LLLLMA0MA1MA2MA3MA4MA5Mode register write
(OP0–7=Data)
↓MA6MA7OP0OP1OP2OP3OP4OP5OP6OP7


4. 활용 분야

LPDDR 메모리는 낮은 전력 소비 특성 덕분에 다양한 분야에서 활용되고 있다. 특히, 배터리 수명이 중요한 모바일 기기에서 LPDDR 메모리의 역할은 매우 크다.


  • '''스마트폰''': LPDDR 메모리는 스마트폰의 성능과 배터리 효율을 높이는 데 핵심적인 역할을 한다. 삼성 갤럭시 S5, LG G3, 아이폰 6 등 다양한 스마트폰에 LPDDR3가 탑재되었으며, 이후 LPDDR4, LPDDR4X, LPDDR5로 발전하면서 더욱 향상된 성능과 전력 효율을 제공하고 있다.[55]
  • '''태블릿''': 애플의 아이패드, 삼성전자의 갤럭시 탭과 같은 태블릿 기기에도 LPDDR 메모리가 사용된다. LPDDR 메모리는 태블릿의 얇고 가벼운 디자인을 유지하면서도 높은 성능을 제공하는 데 기여한다.[55]
  • '''노트북''': 맥북 에어 등 일부 노트북에서도 LPDDR 메모리가 사용되어 배터리 수명을 늘리고 있다.
  • '''기타''': LPDDR 메모리는 스마트폰, 태블릿, 노트북 외에도 다양한 분야에서 활용될 수 있다. 예를 들어, IoT 기기, 웨어러블 기기, 자동차 인포테인먼트 시스템 등 전력 효율성이 중요한 분야에서 LPDDR 메모리의 수요가 증가하고 있다.

5. 미래 전망

JEDEC 소위원회 JC-42.6은 LPDDR2의 후계 기술을 개발하고 있으며, 스마트폰, 태블릿, 휴대용 게임 콘솔 등 고성능 모바일 기기의 성능, 대역폭, 지연 시간, 전력 및 부피를 크게 향상시킬 수 있는 WideIO 기술을 개발하고 있다.[58] WideIO 모바일 DRAM 메모리는 칩 수준의 3차원 집적 기술인 TSV 내부연결을 사용하여 메모리 칩을 SoC에 직접 연결한다. 3차원 집적 기술은 회로 면적에 제한받는 기존 연결 방식에 비해 훨씬 많은 IO 핀을 제공하여 성능을 높이는 기술이다. WideIO는 3D 게이밍, HD 비디오와 같이 12.8GBps(LPDDR3 듀얼 채널 구성)를 넘어서는 메모리 대역폭을 요구하는 응용 프로그램에 적합하다.[58]

LPDDR의 다음 표준은 개발 중에 있다.[37][38][39]

계획된 확장 사항은 다음과 같다.


  • 속도 확장: 8.8–17.6 Gbit/s/핀
  • CA 버스: 4비트로 추가 축소
  • 채널당 12비트의 데이터 버스 폭
  • 24번 전송 × 12 핀 = 288 비트의 버스트:
  • 256 데이터 비트
  • 배열에 저장되는 16 태그/ECC 비트
  • 데이터 버스 반전 ''또는'' 링크 ECC를 위한 16 비트 (저장되지 않음)
  • CAMM2[40]


CAMM2 (압축 부착 메모리 모듈)는 델의 엔지니어 톰 슈넬(Tom Schnell)이 인텔과 공동으로 개발한 교체 가능한 LPDDR5/5X 모듈 규격이다. 2023년 초 JEDEC가 표준화를 목표로 하고 있다는 것이 밝혀졌으며,[53] 2023년 12월 5일, JEDEC가 표준화를 발표했다.[54]

참조

[1] 웹사이트 When is LPDDR3 not LPDDR3? When it's DDR3L... https://blogs.synops[...] 2021-07-16
[2] 웹사이트 LPDDR http://processors.wi[...] 2015-03-10
[3] 웹사이트 Anandtech Samsung Galaxy Tab - The AnandTech Review http://www.anandtech[...] 2010-12-23
[4] 뉴스 JEDEC Announces Publication of LPDDR2 Standard for Low Power Memory Devices https://www.jedec.or[...] 2021-11-28
[5] 간행물 JEDEC Standard: Low Power Double Data Rate 2 (LPDDR2) http://www.jedec.org[...] JEDEC Solid State Technology Association 2010-12-30
[6] 웹사이트 JEDEC publishes LPDDR3 standard for low-power memory chips http://www.electroiq[...]
[7] 문서 JESD209-3 LPDDR3 Low Power Memory Device Standard http://www.jedec.org[...] JEDEC Solid State Technology Association
[8] 웹사이트 JEDEC Announces Publication of LPDDR3 Standard for Low Power Memory Devices http://www.jedec.org[...] 2015-03-10
[9] 웹사이트 Want a quick and dirty overview of the new JEDEC LPDDR3 spec? EETimes serves it up http://denalimemoryr[...]
[10] 웹사이트 Inside the Samsung Galaxy S4 http://www.chipworks[...]
[11] 웹사이트 Samsung LPDDR3 High-Performance Memory Enables Amazing Mobile Devices in 2013, 2014 http://www.brightsid[...]
[12] 웹사이트 Samsung Exynos http://www.samsung.c[...] 2015-03-10
[13] 웹사이트 Samsung reveals eight-core mobile processor http://www.eetimes.c[...]
[14] 웹사이트 Samsung Now Producing Four Gigabit LPDDR3 Mobile DRAM, Using 20nm-class* Process Technology http://www.businessw[...]
[15] 웹사이트 Snapdragon 800 Series and 600 Processors Unveiled http://www.qualcomm.[...]
[16] 웹사이트 JEDEC to Focus on Mobile Technology in Upcoming Conference http://www.jedec.org[...] 2015-03-10
[17] 웹사이트 Samsung Develops Industry's First 8Gb LPDDR4 Mobile DRAM http://global.samsun[...] Samsung Electronics 2015-03-10
[18] 문서 JESD79 DDR4 SDRAM Standard http://www.softnolog[...]
[19] 웹사이트 'JEDEC Releases LPDDR4 Standard for Low Power Memory Devices' http://www.jedec.org[...]
[20] 간행물 JEDEC Standard: Low Power Double Data Rate 4 (LPDDR4) http://www.jedec.org[...] JEDEC Solid State Technology Association 2014-12-25
[21] 웹사이트 Row hammer refresh command https://patents.goog[...] 2015-03-10
[22] conference "Memory Need" Gives Birth To "New Memory" https://3gltesummit.[...] 2016-09-16
[23] 뉴스 SK Hynix Announces 8 GB LPDDR4X-4266 DRAM Packages http://www.anandtech[...] 2017-07-28
[24] 웹사이트 SK하이닉스 세계 최대 용량의 초저전력 모바일 D램 출시 http://blog.skhynix.[...] 2017-07-28
[25] 웹사이트 JEDEC Updates Standards for Low Power Memory Devices https://www.jedec.or[...] 2017-07-28
[26] 웹사이트 JEDEC Updates Standard for Low Power Memory Devices: LPDDR5 https://www.jedec.or[...] 2019-02-19
[27] 뉴스 Samsung Announces First LPDDR5 DRAM Chip, Targets 6.4Gbps Data Rates & 30% Reduced Power https://www.anandtec[...] 2018-07-16
[28] 간행물 LPDDR5/5X 协议解读（三）WCK operation https://zhuanlan.zhi[...] 2023-11-04
[29] 간행물 LPDDR5 Workshop 2023-11-04
[30] 웹사이트 JEDEC Publishes New and Updated Standards for Low Power Memory Devices Used in 5G and AI Applications https://www.jedec.or[...] 2021-07-28
[31] 웹사이트 Samsung Develops Industry's First LPDDR5X DRAM https://news.samsung[...] 2021-11-09
[32] 웹사이트 Samsung Announces First LPDDR5X at 8.5Gbps https://www.anandtec[...] 2021-11-09
[33] 웹사이트 Micron and MediaTek First to Validate LPDDR5X https://investors.mi[...] Micron Technology
[34] 웹사이트 SK hynix Develops World's Fastest Mobile DRAM LPDDR5T https://news.skhynix[...] 2023-06-12
[35] 웹사이트 Jedec Memory for Automotive LPDDRx & UFS https://www.jedec.or[...] 2024-04-18
[36] 웹사이트 Samsung Develops Industry's Fastest 10.7Gbps LPDDR5X DRAM, Optimized for AI Applications https://news.samsung[...] 2024-04-17
[37] 뉴스 LPDDR6 LPCAMM2 Pictured and Detailed Courtesy of JEDEC https://www.techpowe[...] 2024-05-23
[38] 뉴스 JEDEC Reveals Massive Speed Boosts For Next-Gen DDR6 And LPDDR6 Memory https://hothardware.[...] 2024-05-22
[39] 뉴스 Leak suggests that DDR6 development has already started, aiming for 21 GT/s https://www.tomshard[...] 2024-05-23
[40] 간행물 JEDEC Unveils Plans for DDR5 MRDIMM and LPDDR6 CAMM Standards to Propel High-Performance Computing and AI https://www.jedec.or[...] JEDEC 2024-07-22
[41] 웹사이트 When is LPDDR3 not LPDDR3? When it's DDR3L… https://blogs.synops[...] 2014-01-10
[42] 웹사이트 LPDDR http://processors.wi[...] 2015-03-10
[43] 웹사이트 LPDDR2とは - IT用語辞典 https://e-words.jp/w[...] 2024-11-21
[44] 웹사이트 LPDDR2 (Low Power DDR2)とは？ – 省電力メモリテクノロジーの基本概念をわかりやすく解説 {{!}} THE SIMPLE https://the-simple.j[...] 2023-05-14
[45] 웹사이트 新規格「LPDDR5X」メモリが発表！最大8,533Mbpsのデータ転送速度、「Mi 12」にて初搭載か{{!}}SIM太郎 https://simtaro.com/[...] 2023-02-25
[46] 웹사이트 Samsung、業界初を謳うLPDDR5X DRAMを開発。1.3倍高速化しつつ省電力化 https://pc.watch.imp[...] 2021-11-11
[47] 웹사이트 マイクロンとメディアテックがLPDDR5Xの検証を初めて完了 https://investors.mi[...] Micron 2023-02-25
[48] 웹사이트 マイクロンの高性能な低消費電力モバイルDRAMがAIエクスペリエンスの電力効率の向上を実現 https://jp.micron.co[...] 2024-11-05
[49] 웹사이트 Samsung Unveils 10.7Gbps LPDDR5X Memory - The Fastest Yet https://www.anandtec[...] 2024-11-05
[50] 웹사이트 SK hynix、世界最速のモバイル用DRAM「LPDDR5 “Turbo”」 https://pc.watch.imp[...] 2023-01-26
[51] 웹사이트 SK hynixの高速モバイルDRAM「LPDDR5T」、QualcommのSoCとの互換性検証を完了 https://news.mynavi.[...] 2023-10-31
[52] 웹사이트 MediaTek、AI性能大幅強化の最上位SoC「Dimensity 9300」 https://pc.watch.imp[...] 2023-11-07
[53] 웹사이트 【やじうまPC Watch】 SO-DIMMに代わる次世代ノートPC向けメモリ規格。2023年後半にも策定へ https://pc.watch.imp[...] 2023-01-18
[54] 웹사이트 JEDEC、メモリモジュールの新規格「CAMM2」を発表 https://pc.watch.imp[...] 2023-12-12
[55] Anandtech Anandtech Samsung Galaxy Tab - The AnandTech Review http://www.anandtech[...] 2010-12-23
[56] 웹인용 JEDEC Standard: Low Power Double Data Rate 2 (LPDDR2) http://www.jedec.org[...] JEDEC Solid State Technology Association 2010-02
[57] 인용 JEDEC Standard: Low Power Double Data Rate 4 (LPDDR4) http://www.jedec.org[...] JEDEC Solid State Technology Association 2014-08
[58] JEDEC JEDEC - Mobile Memory: LPDDR2, LPDDR3, WideIO, Memory MCP http://www.jedec.org[...]
[59] 뉴스 Samsung develops wide I/O mobile DRAM for smartphones, tablets http://www.digitimes[...] DIGITIMES 2011-02-22


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