맨위로가기

RISC-V

"오늘의AI위키"는 AI 기술로 일관성 있고 체계적인 최신 지식을 제공하는 혁신 플랫폼입니다.
"오늘의AI위키"의 AI를 통해 더욱 풍부하고 폭넓은 지식 경험을 누리세요.
목차

1. 개요

RISC-V는 1980년대 RISC(Reduced Instruction Set Computer) 개념에서 시작되어, 2010년 캘리포니아 대학교 버클리에서 오픈 소스 컴퓨터 시스템 연구를 위해 개발된 명령어 집합(ISA)이다. 모듈식 설계를 통해 기본 명령어 집합에 다양한 확장을 추가할 수 있으며, 32, 64, 128비트 워드 폭을 지원한다. RISC-V는 RISC-V 인터내셔널을 통해 관리 및 표준화되며, 오픈 소스 라이선스를 통해 자유로운 사용과 확장이 가능하다. 다양한 상용 및 오픈 소스 구현이 존재하며, GNU, LLVM, 리눅스 등 광범위한 소프트웨어 지원을 제공한다.

더 읽어볼만한 페이지

  • 64비트 컴퓨터 - IA-64
    IA-64는 인텔과 HP가 공동 개발한 64비트 ISA로, EPIC 아키텍처를 채택하여 병렬성을 극대화하려 했으나, x86 호환성 문제와 소프트웨어 생태계 부족으로 상용 시장에서 실패하고 단종되었다.
  • 64비트 컴퓨터 - 아이테니엄
    아이테니엄은 인텔과 HP가 공동 개발한 IA-64 아키텍처 기반의 64비트 마이크로프로세서로, 엔터프라이즈 서버 및 고성능 컴퓨팅 시장을 목표로 했으나 x86-64 아키텍처의 부상과 여러 문제로 2021년 단종되었다.
  • 마이크로컨트롤러 - 마이크로프로세서
    마이크로프로세서는 CPU 기능을 단일 IC에 통합한 것으로, 무어의 법칙에 따라 성능이 향상되어 왔으며 다양한 아키텍처와 기술 발전을 거쳐 현재 광범위한 분야에서 사용된다.
  • 마이크로컨트롤러 - ARM 아키텍처
    ARM 아키텍처는 저전력 설계로 모바일 기기에서 널리 쓰이는 RISC 기반 프로세서 아키텍처로서, IP 코어 라이선스 모델과 ARM Flexible Access를 통해 다양한 분야로 확장되고 있다.
  • 명령어 집합 구조 - ARM 아키텍처
    ARM 아키텍처는 저전력 설계로 모바일 기기에서 널리 쓰이는 RISC 기반 프로세서 아키텍처로서, IP 코어 라이선스 모델과 ARM Flexible Access를 통해 다양한 분야로 확장되고 있다.
  • 명령어 집합 구조 - PA-RISC
    PA-RISC는 휴렛 팩커드에서 개발한 RISC 기반 명령어 집합 아키텍처로, HP 서버 및 워크스테이션에 사용되었으며 대용량 L1 캐시와 SIMD 명령어 확장 등의 특징을 가졌으나 아이테니엄 아키텍처로의 전환으로 단종되었다.
RISC-V
기본 정보
RISC-V 로고
RISC-V 로고
개발캘리포니아 대학교 버클리
최초 공개2014년 8월 6일
최신 버전사용자 권한 ISA 20191213
특권 ISA 20211203
설계 방식RISC
유형로드-스토어
인코딩가변 길이
분기 방식비교 후 분기
엔디안리틀 엔디안
페이지 크기4 KiB
확장 기능M: 곱셈
A: 원자성 - LR/SC & fetch-and-op
F: 부동 소수점 (32비트)
D: 부동 소수점 더블 (64비트)
Q: 부동 소수점 쿼드 (128비트)
Zicsr: 제어 및 상태 레지스터 지원
Zifencei: 로드/스토어 펜스
C: 압축 명령어 (16비트)
J: 인터프리터 또는 JIT 컴파일 언어 지원
개방 여부예, 로열티 없음
레지스터
범용 레지스터16
32 (항상 0인 레지스터 1개 포함)
부동 소수점 레지스터32 (선택 사항, 사용 가능한 확장 기능에 따라 너비가 다름)
아키텍처 세부 정보
비트 수32비트
64비트
128비트
기타 정보
본사 위치스위스

2. 역사

캘리포니아 대학교 버클리의 크르스테 아사노비치는 오픈 소스 컴퓨터 시스템에 대한 연구 필요성을 인지하고, 2010년에 "여름 3개월 단기 프로젝트"로 여러 대학원생과 함께 RISC-V를 개발하고 공개하기로 결정했다. 이 계획은 학계와 산업계 사용자 모두를 지원하기 위한 것이었다.[20] 데이비드 패터슨은 버클리 RISC의 개발자였기 때문에 이 프로젝트에 협력했으며, RISC-V는 캘리포니아 대학교 버클리에서 진행된 그의 RISC 기반 연구 프로젝트의 다섯 번째 세대이다. (이전 세대는 RISC-I, RISC-II, SOAR, SPUR이다.)[21] 이 단계에서 학생들은 초기 소프트웨어, 시뮬레이션 및 CPU 설계를 제공했다.

버클리 무선 연구 센터(BWRC)에서 2012년 6월에 첫 번째 Raven1 부팅 ST28nm


RISC-V 개발자와 그들의 기관은 원래 BSD 라이선스에 따라 ISA 문서[24]와 여러 CPU 설계를 제공했으며, 이는 RISC-V 칩 설계와 같은 파생 작업이 오픈 및 무료이거나 폐쇄 및 독점적일 수 있도록 허용한다. ISA 사양 자체(즉, 명령어 집합의 인코딩)는 2011년에 오픈 소스로 공개되었으며,[25] 모든 권리가 유보되었다. 실제 기술 보고서(사양의 표현)는 나중에 크리에이티브 커먼즈 라이선스에 따라 RISC-V 재단 및 나중 RISC-V 인터내셔널을 통해 외부 기여자가 개선할 수 있도록 허용되었다.

RISC-V의 전체 역사는 RISC-V 인터내셔널 웹사이트에 게시되었다.

2. 1. 선구자

RISC라는 용어는 1980년경에 만들어졌다. 그 이전에도 더 단순한 설계의 컴퓨터가 효율적일 수 있다는 몇 가지 지견은 존재했지만, 그러한 설계 지침은 아직 널리 퍼지지 않았다. 단순하고 효율적인 컴퓨터는 항상 학문적인 관심사였다.

1990년, 연구자들은 RISC 명령어 집합인 DLX를 『컴퓨터 아키텍처 설계·구현·평가의 정량적 접근』 초판을 위해 만들었다. 데이비드 패터슨은 이 책의 저자였으며, 훗날 RISC-V 개발에 참여했다. DLX는 교육 목적으로 사용되었기 때문에 연구자나 취미가들은 DLX를 FPGA를 사용하여 구현했지만 상업적으로 성공하지 못했다.

ARM CPU의 버전 2와 그 이전 버전은 퍼블릭 도메인 명령어 집합이며, 현재도 GNU 컴파일러 컬렉션에서 지원하고 있다. 이 ISA를 위해 3개의 오픈 소스 코어가 존재하지만 더 이상 제조되지 않는다.

OpenRISC는 DLX를 기반으로 한 오픈 소스 ISA이며, RISC의 구현 중 하나이다. OpenRISC는 GCC와 리눅스의 구현을 완벽하게 지원하지만 상업적인 구현은 적다.

RISC-V라는 명칭은 캘리포니아 대학교 버클리에서 발표한 RISC ISA의 5번째 메이저 버전을 나타낸다. RISC-V 이전의 4가지 버전은 각각 RISC-I[191], RISC-II[192], SOAR[193] 및 SPUR[194]이다.

2. 2. RISC-V 재단 및 RISC-V International

크르스테 아사노비치는 캘리포니아 대학교 버클리에서 오픈 소스 컴퓨터 시스템에 대한 연구 필요성을 인지하고, 2010년에 "여름 3개월 단기 프로젝트"로 여러 대학원생과 함께 RISC-V를 개발하고 공개하기로 결정했다. 이 계획은 학계와 산업계 사용자 모두를 지원하기 위한 것이었다.[20] 데이비드 패터슨은 버클리 RISC의 개발자였기 때문에 이 프로젝트에 협력했으며, RISC-V는 캘리포니아 대학교 버클리에서 진행된 그의 RISC 기반 연구 프로젝트의 다섯 번째 세대이다. (RISC-I 및 RISC-II는 1981년 패터슨에 의해 공개되었으며, 그는 1984년의 SOAR 아키텍처[22]를 "RISC-III"로, 1988년의 SPUR 아키텍처[23]를 "RISC-IV"로 언급한다.[21])

RISC-V의 상업적 사용을 장려하고 ISA(Instruction Set Architecture, 명령어 집합 아키텍처)의 안정성을 확보하기 위해, 2015년에 RISC-V 재단(RISC-V Foundation)이 설립되었다.[26] 이 재단은 RISC-V 정의와 관련된 지적 재산을 소유, 관리 및 게시하는 역할을 맡았다. 원래 저작자와 소유자는 재단에 권리를 넘겼다. 재단은 2019년 IBM에서 오픈 인프라 프로젝트를 이끈 캘리스타 레드몬드(Calista Redmond)가 CEO로 임명되어 이끌고 있다.[27]

RISC-V 재단의 창립 멤버는 다음과 같다:[28]

기업 및 기관
안데스 테크놀로지(Andes Technology)
Antmicro
블루스펙(Bluespec)
세바(Ceva)
코다십(Codasip)
Cortus
Esperanto Technologies
Espressif Systems
취리히 연방 공과대학교(ETH Zurich)
구글(Google)
IBM
ICT
인도 마드라스 공과대학교(IIT Madras)
래티스 반도체(Lattice Semiconductor)
로우리스크(LowRISC)
마이크로칩 테크놀로지(Microchip Technology)
MIT 컴퓨터 과학 및 인공 지능 연구소(MIT Computer Science and Artificial Intelligence Laboratory)
퀄컴(Qualcomm)
램버스(Rambus)
럼블(Rumble)
사이파이브(SiFive)
Syntacore
Technolution



2019년 11월, RISC-V 재단은 미국의 무역 규제에 대한 우려로 스위스로 이전을 발표했다.[29][30] 2020년 3월, 이 조직은 스위스의 비영리 사업 협회인 RISC-V 인터내셔널(RISC-V International)로 명칭이 변경되었다.[31]

RISC-V 인터내셔널은 RISC-V를 정의하는 문서를 자유롭게 게시하고 소프트웨어 및 하드웨어 설계를 위한 ISA의 무제한 사용을 허용한다. 그러나 RISC-V 인터내셔널의 회원만이 변경 사항을 승인하는 투표를 할 수 있으며, 회원 조직만이 상표 등록된 호환성 로고를 사용할 수 있다.[32]

2. 3. 대한민국과의 관계

대한민국은 RISC-V 기술을 활용하여 반도체 산업의 경쟁력을 강화하고, 기술 자립을 이루기 위해 노력하고 있다. 특히, 더불어민주당은 RISC-V와 같은 오픈 소스 하드웨어 기술을 적극적으로 육성하여, 특정 국가나 기업에 대한 기술 종속에서 벗어나야 한다는 입장을 견지하고 있다.

삼성전자는 2023년 5월 31일에 리눅스 재단 유럽에서 시작한 RISC-V 소프트웨어 생태계 (RISE) 이니셔티브의 초기 멤버 중 하나이다.[33] RISE는 다양한 시장 부문을 위해 고성능 및 전력 효율적인 RISC-V 프로세서에서 고수준 운영 체제를 실행하는 소프트웨어의 가용성을 높이는 것을 목표로 한다.[33]

3. 설계

RISC-V ISA는 로드-스토어 아키텍처이다. IEEE 754 부동 소수점을 사용하며, 다음과 같은 주목할 만한 특징이 있다.


  • CPU에서 멀티플렉서 사용을 단순화하도록 명령어 비트 필드 위치를 선택했다.
  • 아키텍처적으로 중립적인 디자인을 추구한다.
  • 즉시 값의 부호 비트 위치를 고정하여 부호 확장을 가속화한다.


명령어 집합은 기본적으로 자연 정렬된 32비트 길이이며, 16비트 패킷 수로 명령어가 구성되는 가변 길이 확장을 지원한다. 이러한 확장은 임베디드 시스템, 개인용 컴퓨터, 벡터 프로세서가 있는 슈퍼컴퓨터, 창고 규모의 병렬 컴퓨터를 지원한다.

주소 공간은 32비트 및 64비트 변형이 정의되어 있으며, 128비트 플랫 주소 공간 변형도 설명되어 있지만, 2023년 현재 128비트 ISA는 의도적으로 "고정되지 않은" 상태로 유지된다.

RISC-V 명령어 집합은 실제 컴퓨터에 사용될 수 있도록 설계되었다. 2019년 6월, 사용자 공간 ISA 버전 2.2와 권한 ISA 버전 1.11이 고정되어 소프트웨어 및 하드웨어 개발이 진행될 수 있게 되었다. 사용자 공간 ISA는 2019년 12월 13일에 업데이트, 비준 및 고정되었다. 외부 디버그 사양은 초안 버전 0.13.2로 제공된다.

3. 1. ISA 기본 및 확장

13 (RV64)A원자적 명령어에 대한 표준 확장2.1비준11 (RV32)
22 (RV64)F단정밀도 부동 소수점에 대한 표준 확장2.2비준26 (RV32)
30 (RV64)D배정밀도 부동 소수점에 대한 표준 확장2.2비준26 (RV32)
32 (RV64)Zicsr제어 및 상태 레지스터(CSR) 명령어2.0비준6Zifencei명령어 페치 펜스2.0비준1GIMAFD_Zicsr_Zifencei 기본 및 확장에 대한 약식 표기해당사항 없음해당사항 없음Q4배정밀도 부동 소수점에 대한 표준 확장2.2비준28 (RV32)
32 (RV64)L10진수 부동 소수점에 대한 표준 확장0.0오픈C압축 명령어에 대한 표준 확장2.0비준40B비트 조작을 위한 표준 확장1.0비준43[45]J동적으로 변환된 언어에 대한 표준 확장0.0오픈T트랜잭션 메모리에 대한 표준 확장0.0오픈P팩 SIMD 명령어에 대한 표준 확장0.9.10오픈V벡터 연산에 대한 표준 확장1.0비준187[35]Zk스칼라 암호화에 대한 표준 확장1.0.1비준49[47]H하이퍼바이저에 대한 표준 확장1.0비준15S감독자 수준 명령어에 대한 표준 확장1.12비준4Zam정렬되지 않은 원자적 연산0.1오픈Zihintpause일시 중지 힌트2.0비준Zihintntl비-일시적 지역성 힌트0.3비준Zfa추가 부동 소수점 명령어1.0비준Zfh반정밀도 부동 소수점1.0비준Zfhmin최소 반정밀도 부동 소수점1.0비준Zfinx정수 레지스터 내 단정밀도 부동 소수점1.0비준Zdinx정수 레지스터 내 배정밀도 부동 소수점1.0비준Zhinx정수 레지스터 내 반정밀도 부동 소수점1.0비준Zhinxmin정수 레지스터 내 최소 반정밀도 부동 소수점1.0비준ZmmulM 확장 부분 집합 곱셈1.0비준Ztso전체 저장 순서1.0비준



이러한 모듈식 설계를 통해 RISC-V는 다양한 응용 분야에 적합한 유연하고 확장 가능한 ISA를 제공한다.

3. 2. 레지스터 집합

RISC-V는 32개의 정수 레지스터를 갖는다. 부동 소수점 확장이 구현되면 32개의 부동 소수점 레지스터가 추가로 존재한다. 메모리 접근 명령어를 제외하고, 명령어는 오직 레지스터만 접근한다.

첫 번째 정수 레지스터는 영(zero) 레지스터이며, 나머지는 범용 레지스터이다. 영 레지스터에 대한 저장은 아무런 효과가 없으며, 읽기는 항상 0을 반환한다. 영 레지스터를 자리 표시자로 사용하면 명령어 집합을 더 간단하게 만들 수 있다.

제어 및 상태 레지스터가 존재하지만, 사용자 모드 프로그램은 성능 측정 및 부동 소수점 관리에 사용되는 레지스터만 접근할 수 있다.

여러 레지스터를 저장하고 복원하는 명령어는 존재하지 않는다. 그것들은 불필요하고 너무 복잡하며, 느리다고 여겨졌다.

임베디드 RISC-V (RV32E)의 경우 16개의 정수 레지스터만을 가진다.

RISC-V 정수 및 부동 소수점 레지스터
레지스터 이름기호 이름설명저장 주체
32개의 정수 레지스터
x0zero항상 0해당 없음
x1ra반환 주소호출자
x2sp스택 포인터피호출자
x3gp전역 포인터해당 없음
x4tp스레드 포인터해당 없음
x5t0임시/대체 반환 주소호출자
x6–7t1–2임시 레지스터호출자
x8s0/fp저장된 레지스터 / 프레임 포인터피호출자
x9s1저장된 레지스터피호출자
x10–11a0–1함수 인수 / 반환 값호출자
x12–17a2–7함수 인수호출자
x18–27s2–11저장된 레지스터피호출자
x28–31t3–6임시 레지스터호출자
32개의 부동 소수점 확장 레지스터
f0–7ft0–7부동 소수점 임시 레지스터호출자
f8–9fs0–1부동 소수점 저장 레지스터피호출자
f10–11fa0–1부동 소수점 인수/반환 값호출자
f12–17fa2–7부동 소수점 인수호출자
f18–27fs2–11부동 소수점 저장 레지스터피호출자
f28–31ft8–11부동 소수점 임시 레지스터호출자


3. 3. 메모리 접근

RISC-V는 로드-스토어 아키텍처를 따르므로, 명령어는 레지스터만 접근하고, 로드 및 스토어 명령어를 통해서만 메모리와 데이터를 주고받는다.

대부분의 로드 및 스토어 명령어는 12비트 오프셋과 두 개의 레지스터 식별자를 포함한다. 하나의 레지스터는 기본 레지스터이고, 다른 레지스터는 대상(로드의 경우) 또는 소스(스토어의 경우)이다. 오프셋은 주소를 얻기 위해 기본 레지스터에 더해진다. 기본 레지스터와 오프셋으로 주소를 형성하면 단일 명령어로 데이터 구조에 접근할 수 있다. 예를 들어, 기본 레지스터가 스택의 맨 위를 가리키는 경우, 단일 명령어로 서브루틴의 지역 변수에 스택에서 접근할 수 있다.

메모리는 8비트 바이트로 주소가 지정되며, 명령어는 리틀 엔디안 순서이다. 데이터는 코드가 실행되는 실행 환경 인터페이스에 의해 정의된 바이트 순서로 되어 있다. 워드는 레지스터 크기까지 로드 및 스토어 명령어로 접근할 수 있다.

RISC-V는 원래 x86과 유사하도록 리틀 엔디안으로 지정되었다. 빅 엔디안 및 바이 엔디안 변형은 빅 엔디안을 가정하는 레거시 코드 기반을 지원하기 위해 정의되었다.

실행 환경 인터페이스를 통해 접근되는 메모리 주소가 워드 너비에 맞춰지지 않을 수 있지만, 정렬된 주소에 대한 접근은 더 빠를 수 있다. 예를 들어, 간단한 CPU는 정렬 실패 인터럽트에서 파생된 느린 소프트웨어 에뮬레이션으로 정렬되지 않은 접근을 구현할 수 있다.

3. 4. 서브루틴 호출, 점프, 분기

RISC-V는 서브루틴 호출을 위해 jump and link|점프 앤드 링크영어 명령어인 `jal`을 사용하며, 이 명령어는 반환 주소를 레지스터에 저장한다. 이는 메모리에 있는 스택에 반환 주소를 직접 푸시하는 시스템에 비해 메모리 접근을 절약하여 더 빠른 속도를 제공한다. `jal` 명령어는 20비트 부호 있는 (2의 보수) 오프셋을 가지며, 이 오프셋은 2를 곱한 다음 PC(프로그램 카운터)에 더해져 32비트 상대 주소를 생성한다. 만약 결과 주소가 32비트 정렬되지 않은 경우 (즉, 4로 나누어 떨어지지 않는 경우) CPU는 예외를 발생시킬 수 있다.

계산된 주소로 점프하기 위해 RISC-V는 jump and link register|점프 앤드 링크 레지스터영어 명령어인 `jalr`을 사용한다. `jalr`은 `jal`과 유사하지만, 대상 주소를 얻기 위해 12비트 오프셋을 기준 레지스터에 더한다. (`jal`은 20비트 오프셋을 PC에 더한다.) `jalr`의 비트 형식은 레지스터 상대 로드 및 저장과 유사하며, 기준 레지스터의 상위 20비트를 설정하여 절대 주소 (`lui` 사용) 또는 PC 상대 주소 (위치 독립적인 코드의 경우 `auipc` 사용)로 32비트 분기를 만드는 데 사용될 수 있다.

RISC-V는 `jal`과 `jalr`을 재활용하여 무조건적인 점프를 구현한다. 링크 레지스터를 0으로 설정하면 반환 주소가 저장되지 않는다. 서브루틴에서 반환하기 위해서는 `jalr`의 기준 레지스터를 `jal` 또는 `jalr`에 의해 저장된 링크 레지스터로 설정하고, 오프셋을 0으로, 링크 레지스터를 0으로 설정한다.

RISC-V는 조건 코드 레지스터나 캐리 비트를 사용하지 않는다. 대신, 비교 분기 명령어를 통해 조건 분기를 수행한다. 비교 분기 명령어는 같음, 같지 않음, 미만, 부호 없는 미만, 이상 또는 같음, 부호 없는 이상 또는 같음을 비교하며, 12비트 부호 있는 범위를 가지고 PC에 상대적으로 점프한다. 어셈블러는 피연산자 순서를 반전시켜 10개의 비교-분기 연산을 단 6개의 명령어로 구현한다.

RISC-V는 분기 지연 슬롯을 사용하지 않는다. 이는 다중 사이클 CPU, 수퍼스칼라 CPU 및 긴 파이프라인을 복잡하게 만들기 때문이다. 설계자들은 동적 분기 예측이 지연된 분기의 필요성을 줄일 정도로 충분히 성공적이라고 판단했다.

RISC-V CPU는 음수 상대 분기가 사용될 것이라고 가정한다. 이는 후방 분기가 루프라고 가정하고 간단한 파이프라인 CPU가 명령어 파이프라인을 채울 수 있도록 기본 방향을 제공하기 위함이다.

3. 5. 산술 및 논리 연산

RISC-V는 최소한의 정수 명령어 집합(세트 ''I'')을 기반으로 하며, 여기에는 덧셈, 뺄셈, 시프트, 비트 단위 논리 및 비교-분기가 포함된다.[185] 이러한 명령어는 소프트웨어를 통해 대부분의 다른 RISC-V 명령어 집합을 시뮬레이션할 수 있다. (원자적 명령어는 주목할 만한 예외이다.) RISC-V 정수 명령어는 순수 정수 프로세서에서 소프트웨어 부동 소수점 연산을 가속화하는 데 일반적으로 사용되는 ''선행 0 개수'' 및 비트 필드 연산이 부족하다. 그러나, 비준된 Zbb, Zba 및 Zbs 확장은 선행 0 개수 명령어를 포함한 추가 정수 명령어를 포함한다.

정수 곱셈 명령어(세트 ''M'')에는 부호 있는 및 부호 없는 곱셈 및 나눗셈이 포함된다. 배정밀도 정수 곱셈 및 나눗셈은 결과의 ''상위 워드''를 생성하는 곱셈 및 나눗셈과 마찬가지로 포함된다. ISA 문서에서는 CPU 및 컴파일러 구현자가 가능하면 표준화된 상위 및 하위 곱셈 및 나눗셈 명령어 시퀀스를 하나의 연산으로 ''융합''할 것을 권장한다.

부동 소수점 명령어(세트 ''F'')에는 단정밀도 산술 연산과 정수 산술 연산과 유사한 비교-분기가 포함된다. 이는 32개의 추가 부동 소수점 레지스터 집합을 필요로 한다. 이들은 정수 레지스터와 별개이다. 배정밀도 부동 소수점 명령어(세트 ''D'')는 일반적으로 부동 소수점 레지스터가 64비트(즉, 이중 너비)라고 가정하며, ''F'' 하위 집합은 ''D'' 세트와 조율된다. 쿼드 정밀도 128비트 부동 소수점 ISA (''Q'')도 정의되어 있다. 부동 소수점이 없는 RISC-V 컴퓨터는 부동 소수점 소프트웨어 라이브러리를 사용할 수 있다.

RISC-V는 예외를 발생시키지 않으며, 오버플로, 언더플로, 서브노멀 및 0으로 나누기를 포함한 산술 오류에 대해서도 예외를 발생시키지 않는다. 대신, 정수 및 부동 소수점 산술 연산 모두 합리적인 기본값을 생성하고, 부동 소수점 명령어는 상태 비트를 설정한다. 0으로 나누기는 나눗셈 후 분기를 통해 감지할 수 있다. 상태 비트는 운영 체제 또는 주기적인 인터럽트에 의해 테스트될 수 있다.

3. 6. 원자적 메모리 연산

RISC-V는 여러 개의 CPU 코어 및 스레드가 메모리를 공유하는 환경을 지원한다. 이때 메모리 일관성을 유지하기 위해 RISC-V는 원자적 메모리 연산(A 확장)을 지원한다. 이는 릴리즈 일관성 모델을 기반으로 한다. 즉, 로드와 저장은 일반적으로 재정렬될 수 있지만, 일부 로드는 이후의 메모리 접근에 앞서야 하는 "획득" 작업으로, 일부 저장은 이전 메모리 접근을 따라야 하는 "릴리즈" 작업으로 지정될 수 있다.

기본 명령어 집합에는 메모리 순서를 강제하기 위한 명령어가 포함되어 있지만, 원자적 메모리 연산 확장은 더 효율적인 연산을 위해 추가적인 명령어들을 제공한다.

`lr` 및 `sc` 방식은 CAS 명령어보다 효율적이며, ABA 문제를 방지한다. 그러나, CAS와 달리 `lr` 및 `sc`는 두 개 이상의 스레드가 서로의 명령을 반복적으로 실패하게 하는 라이브락을 허용할 수 있다. RISC-V는 이를 방지하기 위해 코드에서 명령어의 타이밍과 순서에 대한 규칙을 제시하고 이를 지키면 라이브락이 없음을 보장한다.

3. 7. 압축 명령어

RISC-V는 코드 크기를 줄이기 위해 압축 명령어 집합 (C 확장)을 제공한다. 압축 명령어는 16비트 길이로, 일반 명령어의 하위 집합을 표현하며, 코드 밀도를 높이고 메모리 사용량을 줄일 수 있다.

표준 RISC-V 명령어는 32비트이지만, 압축 명령어 확장은 16비트 명령어를 제공하여 코드 크기를 줄인다. 이 압축 명령어들은 주로 자주 사용되는 명령어들의 더 짧은 형태이며, 어셈블러에서 처리되므로 컴파일러는 이를 알 필요가 없다. 표준 명령어와 압축 명령어는 자유롭게 섞어 사용할 수 있다.

2011년에 수행된 프로토타입 테스트에서 RVC는 x86 및 MIPS 압축 코드보다 20% 작고, ARM Thumb-2 코드보다 2% 큰 코드 크기를 보였다. 또한, 필요한 캐시 메모리와 메모리 시스템의 예상 전력 사용량도 크게 줄였다.

압축 명령어는 주로 다음과 같은 방법을 사용한다.

`addi`와 같이 자주 사용되는 명령어는 압축 가능한 경우가 많다.

RISC-V에는 여러 레지스터를 한 번에 저장하고 복원하는 명령어가 없다. 대신 컴파일러는 개별 명령어를 사용하거나, 라이브러리 루틴 호출을 통해 이 작업을 수행하여 코드 크기를 최적화한다.

3. 8. 권한 명령어 집합

RISC-V 명령어 집합 구조(ISA)는 별도의 권한 명령어 집합 사양을 포함하며, 이는 세 가지 권한 레벨과 직교적인 하이퍼바이저 모드를 설명한다. 2021년 12월, 버전 1.12가 RISC-V International에 의해 비준되었다.

사양 버전 1.12는 여러 유형의 컴퓨터 시스템을 지원한다.

# 간단한 임베디드 시스템을 위한 ''머신 모드''만 있는 시스템.

# 비교적 안전한 임베디드 시스템을 구현하기 위해 머신 모드(간단한 슈퍼바이저용)와 사용자 모드를 모두 갖춘 시스템.

# 일반적인 운영 체제를 위한 머신 모드, 슈퍼바이저 모드(운영 체제용) 및 사용자 모드를 갖춘 시스템.

이는 최대 4개의 권한 및 보안 ''링''이 있는 시스템에 대략 해당하며, 머신, 하이퍼바이저, 슈퍼바이저 및 사용자 순이다. 각 레이어는 상위 권한 레이어 또는 하드웨어와 통신하는 얇은 표준화된 지원 소프트웨어 계층을 갖도록 예상된다.

ISA는 사용자 및 슈퍼바이저 모드에 직교적인 하이퍼바이저 모드를 포함한다.[43] 기본적인 기능은 슈퍼바이저 레벨 코드가 하이퍼바이저 레지스터에 접근하도록 허용하거나 접근 시 인터럽트를 발생시키는 구성 비트이다. 이 비트를 통해 슈퍼바이저 모드는 하이퍼바이저에 필요한 하드웨어를 직접 처리할 수 있다. 이를 통해 운영 체제에서 호스팅되는 하이퍼바이저의 구현이 단순화된다. 이는 창고 규모의 컴퓨터를 실행하는 데 널리 사용되는 모드이다. 호스팅되지 않은 하이퍼바이저를 지원하기 위해 이 비트는 이러한 접근으로 인해 하이퍼바이저로의 인터럽트가 발생할 수 있다. 이 설계는 하이퍼바이저가 하이퍼바이저에서 실행되는 하이퍼바이저의 중첩을 단순화하고, 필요한 경우 커널이 자체 커널 코드 내에서 하이퍼바이저 기능을 사용할 수 있도록 한다. 결과적으로, ISA의 하이퍼바이저 형태는 머신, 슈퍼바이저, 사용자, 하이퍼바이저 하의 슈퍼바이저 및 슈퍼바이저 하의 사용자의 다섯 가지 모드를 지원한다.

권한 명령 집합 사양은 ''하드웨어 스레드''(하트(hart))를 명시적으로 정의한다. 여러 하드웨어 스레드는 고성능 컴퓨터에서 일반적인 관행이다. 한 스레드가 메모리를 기다리며 중단되면 다른 스레드는 종종 계속 진행할 수 있다. 하드웨어 스레드는 빠른 아웃오브오더 CPU에서 많은 수의 레지스터와 실행 유닛을 더 잘 활용하는 데 도움이 될 수 있다. 또한, 하드웨어 스레드는 인터럽트를 처리하는 간단하고 강력한 방법이 될 수 있다. 레지스터를 저장하거나 복원할 필요 없이 단순히 다른 하드웨어 스레드를 실행하면 된다. 그러나 RISC-V 컴퓨터에 필요한 유일한 하드웨어 스레드는 스레드 0이다.

인터럽트와 예외는 함께 처리된다. 예외는 불법 명령과 시스템 호출을 포함한 명령 실행으로 인해 발생하고, 인터럽트는 외부 이벤트로 인해 발생한다. 기존 제어 및 상태 레지스터 정의는 RISC-V의 오류 및 메모리 예외와 소수의 인터럽트를 지원하며, 일반적으로 "고급 코어 로컬 인터럽터"(ACLINT)를 통해 지원한다.[44] 더 많은 인터럽트가 있는 시스템의 경우, 이 사양은 여러 프로세서 간에 많은 수의 인터럽트를 조정하기 위해 플랫폼 레벨 인터럽트 컨트롤러 (PLIC)를 정의한다. 인터럽트는 항상 가장 높은 권한의 머신 레벨에서 시작하며, 각 레벨의 제어 레지스터에는 인터럽트를 낮은 권한의 코드로 라우팅하기 위한 명시적인 ''전달'' 비트가 있다. 예를 들어, 하이퍼바이저는 인터럽트를 운영 체제로 전달하기 위해 각 인터럽트에서 실행되는 소프트웨어를 포함할 필요가 없다. 대신, 설정 시 인터럽트를 전달하도록 비트를 설정할 수 있다.

사양에서는 여러 메모리 시스템을 지원한다. 물리적 전용 방식은 가장 간단한 임베디드 시스템에 적합하다. 대용량 저장 시스템에 캐시된 메모리를 위한 네 가지 유닉스 스타일의 가상 메모리 시스템도 있다. 가상 메모리 시스템은 주소가 32, 39, 48 및 57 비트인 네 가지 크기의 MMU를 지원한다. 모든 가상 메모리 시스템은 4 KiB 페이지, 다단계 페이지 테이블 트리 및 페이지 테이블 트리를 탐색하는 매우 유사한 알고리즘을 사용한다. 모든 시스템은 하드웨어 또는 소프트웨어 페이지 테이블 탐색을 위해 설계되었다. 페이지 테이블 탐색 비용을 선택적으로 줄이기 위해, 수퍼 사이즈 페이지는 시스템의 페이지 테이블 트리의 상위 레벨에 있는 리프 페이지일 수 있다. SV32는 32비트 구현에서만 지원되며, 2계층 페이지 테이블 트리를 가지며 4 MiB 수퍼 페이지를 지원한다. SV39는 3단계 페이지 테이블을 가지며 2 MiB 수퍼 페이지와 1 GiB 기가 페이지를 지원한다. SV48은 SV39를 지원해야 한다. 또한 4단계 페이지 테이블을 가지며 2 MiB 수퍼 페이지, 1 GiB 기가 페이지 및 512 GiB 테라 페이지를 지원한다. SV57은 5단계 페이지 테이블을 가지며 2 MiB 수퍼 페이지, 1 GiB 기가 페이지, 512 GiB 테라 페이지 및 256 TiB 페타 페이지를 지원한다. 수퍼 페이지는 다음으로 낮은 크기의 페이지에 대한 페이지 경계에 맞춰진다.

3. 9. 비트 조작

RISC-V는 효율적인 비트 조작을 위한 명령어들을 제공한다. 2021년 11월에 Zba, Zbb, Zbc, Zbs 확장이 비준되었다.[45]

이러한 비트 조작 명령어들은 암호화, 그래픽 처리, 데이터 압축 등 다양한 분야에 활용될 수 있다.[46] 일부 명령어는 스칼라 및 엔트로피 소스 명령어 암호화 확장의 버전 1.0.1에 포함되어 있다.[47]

3. 10. Packed SIMD 및 벡터 연산

RISC-V는 멀티미디어 및 신호 처리를 위한 팩형 SIMD(Single Instruction, Multiple Data) 명령어 확장을 지원할 수 있는데, 이를 P 확장이라고 부른다.[48] 팩형 SIMD 명령어는 여러 개의 데이터 요소를 하나의 명령어로 동시에 처리하여 성능을 향상시킨다. 2017년에는 한 벤더가 RISC-V 메일링 리스트에 P 확장에 대한 제안을 발표하기도 했다.[48]

벡터 연산(V 확장)은 고성능 컴퓨팅 및 과학 연산을 위한 SIMD 명령어 집합으로,[50] 현재 버전은 1.0이다.[51] 가변 길이 벡터 레지스터를 사용하여 유연성과 확장성을 제공한다. RISC-V 벡터 ISA는 최대 32개의 벡터를 지원하며, 각 벡터의 길이는 동일하다.[51] 응용 프로그램은 필요한 총 벡터 너비를 지정하고, 프로세서는 사용 가능한 온칩 리소스를 기반으로 벡터 길이를 결정한다.[50] 이는 Cray-1의 긴 벡터 설계 또는 ARM의 확장 가능한 벡터 확장과 유사하다.

V 확장은 x86, ARM 및 PA-RISC에서 사용되는 짧은 벡터 SIMD 확장의 단점을 보완한다. 짧은 벡터 SIMD는 워드 폭이 변경되면 명령어 집합을 변경해야 하는 문제가 있지만, RISC-V 벡터 ISA는 아키텍처에서 벡터 길이를 고정하지 않고, `vsetvli`, `vsetivli`, `vsetvl` 명령어를 사용하여 하드웨어 제한과 요청된 크기 중 최소값으로 벡터 길이를 설정할 수 있다.[50]

3. 11. 디버깅

RISC-V는 하드웨어 지원 디버거를 위한 예비 사양을 가지고 있다. 디버거는 JTAG 또는 USB와 같은 전송 시스템을 사용하여 디버그 레지스터에 접근한다. 표준 하드웨어 디버그 인터페이스는 '표준화된 추상 인터페이스' 또는 '명령어 공급'을 지원할 수 있다.[54][55]

'명령어 공급'에서 CPU는 레지스터에 기록된 개별 명령어를 실행하기 위해 디버그 예외를 처리한다. 이는 데이터 전달 레지스터와 메모리에 직접 접근하는 모듈로 보완될 수 있다. 명령어 공급을 통해 디버거는 소프트웨어가 접근하는 방식과 정확히 동일하게 컴퓨터에 접근할 수 있으며, 데이터 전달 레지스터를 통해 디버거는 RAM에 데이터 이동 루프를 작성한 다음 루프를 실행하여 디버그 시스템의 데이터 채널 최대 속도에 가깝게 데이터를 컴퓨터로 또는 컴퓨터에서 이동할 수 있다.[54]

한 공급업체는 표준화를 위한 하드웨어 트레이스 서브시스템을 제안하고, 이를 준수하는 설계를 기증하고, 검토를 시작했다.[56][57] 이 제안은 대부분의 RISC-V CPU에서 코드 실행을 추적할 수 있는 하드웨어 모듈에 대한 것이다.

4. 구현

RISC-V 협회와 RISC-V 조직은 RISC-V CPU 및 SoC 구현 목록을 관리한다.[58][202]

2023년 현재, 미중 무역 분쟁과 중국이 독점 ISA에 접근하지 못하게 할 수 있는 제재 가능성으로 인해, 중국은 CPU 및 MCU 아키텍처의 대부분을 RISC-V 코어로 전환할 계획을 세우고 있다.[59]

2023년, 유럽 연합(EU)은 슈퍼컴퓨터, 서버 및 데이터 센터를 목표로 하는 RISC-V CPU 개발 프로젝트를 수행할 수 있는 단일 회사에 프레임워크 파트너십 협정(FPA) 내에서 2.7억유로를 제공할 예정이었다.[60] 유럽 연합의 목표는 다른 국가의 정치적 발전에 독립하고 "다른 사람들의 기준을 따르기보다는 디지털 주권을 강화하고 기준을 설정"하는 것이었다.[61]

4. 1. 상용 구현

알리바바 그룹의 연구 부서인 DAMO 아카데미는 2019년 7월에 2.5 GHz 16코어 64비트(RV64GC) Xuantie 910 아웃오브오더 프로세서를 발표했다.[118] 2021년 10월에는 Xuantie 910을 오픈 소스 디자인으로 출시했다.[119] 2023년 11월, DAMO는 자율 주행 차량, 인공지능(AI), 엔터프라이즈 하드 드라이브 및 네트워크 통신을 포함한 다양한 응용 분야를 목표로 하는 Xuantie C920, Xuantie C907 및 Xuantie R910의 세 가지 업데이트된 프로세서를 공개했다.[120] 서버급 CPU Xuantie C930은 2024년에 출시될 것으로 예상되었다.[121]

안데스 테크놀로지(Andes Technology Corporation)는 RISC-V 인터내셔널의 창립 프리미어 회원으로,[63] RISC-V CPU 제품군은 소형 32비트 코어에서 DSP, FPU, 벡터, 수퍼스칼라 및/또는 멀티코어 기능을 갖춘 고급 64비트 코어에 이르기까지 다양하다.

코다십(Codasip)은 RISC-V 인터내셔널의 창립 멤버이며,[63] 2015년부터 저전력 임베디드, 고성능 임베디드 및 애플리케이션 프로세서 코어 개발을 시작했다.[66][67][68]

사이파이브(SiFive)는 RISC-V 하드웨어 개발을 위해 특별히 설립되었으며 2017년에 프로세서 모델을 출시하기 시작했다.[82][83] 여기에는 리눅스와 같은 범용 운영 체제를 실행할 수 있는 쿼드 코어, 64비트(RV64GC) 시스템 온 칩(SoC)이 포함되었다.[84]

웨스턴 디지털은 2018년 12월, 인오더 2방향 슈퍼스칼라 및 9단계 파이프라인 설계를 특징으로 하는 SweRV EH1이라는 RV32IMC 코어를 발표했다. 2019년 12월, WD는 두 개의 하드웨어 스레드가 있는 인오더 코어인 SweRV EH2와 9단계 파이프라인, 4단계 파이프라인을 갖춘 단일 발행 코어인 SweRV EL2를 발표했다.[136] WD는 SweRV 기반 프로세서를 플래시 컨트롤러 및 SSD에 사용할 계획이며 2019년 1월에 제3자에게 오픈 소스로 출시했다.[137][138][139]

2023년 현재, 미중 무역 분쟁과 중국이 독점 ISA에 접근하지 못하게 할 수 있는 제재 가능성으로 인해 중국은 CPU 및 MCU 아키텍처의 대부분을 RISC-V 코어로 전환할 계획을 세우고 있다.[59]

2023년에 유럽 연합(EU)은 슈퍼컴퓨터, 서버 및 데이터 센터를 목표로 하는 RISC-V CPU 개발 프로젝트를 수행할 수 있고 의지가 있는 단일 회사에 소위 프레임워크 파트너십 협정(FPA) 내에서 2.7억유로를 제공할 예정이었다.[60] 유럽 연합의 목표는 다른 국가의 정치적 발전에 독립하고 "다른 사람들의 기준을 따르기보다는 디지털 주권을 강화하고 기준을 설정"하는 것이었다.[61]

4. 2. 오픈 소스 구현

다음은 오픈 소스 RISC-V 코어들이다.

오픈 소스 RISC-V 코어
명칭개발자ISA용도개발 도구링크
로켓[122]버클리RV64?소형/저전력 중간급 컴퓨터Chisel[238]
BOOM[123]버클리RV64GC개인용, 슈퍼컴퓨터, 창고 규모Chisel[239]
Sodor[15]버클리RV32?학생 프로젝트용[241]
PicoRV32[129]Claire Wolf영어|클레어 울프}}RV32IMCMCUVerilog[242]
SCR1[88]SyntacoreRV32IMCMCUVerilog[243]
PULPino[135]취리히 연방 공과대학교 / 볼로냐 대학교RV32IMC/RV32IMFCMCU・DSP 커스텀[244]
mmRISC-1Munetomo Maruyama일본어|마루야마 무네토모}}RV32IM[A][F]CMCUVerilog[245]

5. 소프트웨어 지원

RISC-V는 GNU 컴파일러 모음(GCC) 툴체인 (디버거인 GDB 포함), LLVM 툴체인, OVPsim 시뮬레이터 (및 RISC-V 빠른 프로세서 모델 라이브러리), Spike 시뮬레이터, QEMU 시뮬레이터를 지원한다.

리눅스 커널, FreeBSD, NetBSD, OpenBSD에서 운영 체제 지원이 이루어지고 있지만, 특권 ISA 사양의 버전 1.11 이전에는 슈퍼바이저 모드 명령어가 표준화되지 않아 잠정적인 지원만 제공되었다. RISC-V 아키텍처에 대한 예비 FreeBSD 포트는 2016년 2월에 업스트림되었으며 FreeBSD 11.0에 포함되었다.

데비안[154][9] 및 페도라[155] 리눅스 배포판 포트와 Haiku 포트[156]가 안정화되고 있다 (모두 64비트 RISC-V만 지원하며, 32비트 버전 지원 계획은 없다). 2024년 6월, 홍콩 회사 DeepComputing은 인기 있는 리눅스 운영 체제인 우분투를 표준 형태로 ("바로 사용 가능") 실행하는 세계 최초의 RISC-V 노트북의 상업적 출시를 발표했다.[157] Canonical (우분투 개발사)은 2024년 6월에 "RISC-V가 여러 시장에서 경쟁력 있는 ISA가 되면서, 초기 사용자를 위한 참조 OS[운영 체제]가 되도록 우분투를 RISC-V로 포팅하는 것은 자연스러운 선택이었습니다."라고 밝혔다.[158]

Das U-Boot 포트가 존재한다.[159] UEFI Spec v2.7은 RISC-V 바인딩을 정의했으며, TianoCore 포트는 HPE 엔지니어에 의해 완료되었고[160] 업스트림될 예정이다. sel4 마이크로커널의 예비 포트가 있다.[161][162] Hex Five는 FreeRTOS를 지원하는 RISC-V용 최초의 Secure IoT Stack을 출시했다.[163] 또한 xv6 (MIT에서 교육 목적으로 사용되는 ANSI C로 재구현된 Sixth Edition Unix)가 포팅되었다. Pharos RTOS는 64비트 RISC-V로 포팅되었다[164] (시간 및 메모리 보호 포함).

JavaScript를 사용하여 웹 브라우저에서 RISC-V 리눅스 시스템을 실행하는 시뮬레이터가 존재한다.[165][166][167]

QEMU는 다양한 에뮬레이션 또는 가상화된 장치 (직렬, 병렬, USB, 네트워크, 저장 장치, 실시간 시계, 워치독, 오디오)와 RISC-V 리눅스 바이너리 실행 (시스템 호출을 호스트 커널로 변환)을 통해 32비트 및 64비트 RISC-V 시스템 (예: 리눅스) 실행을 지원한다. 다중 코어 에뮬레이션 (SMP)을 지원한다.[168]

Creator 시뮬레이터는 이식 가능하며 사용자가 다양한 프로세서의 다양한 어셈블리 언어를 배울 수 있다 (Creator는 RISC-V 및 MIPS32 명령어를 구현한 예시가 있다).[169][170][171][172][173]

Scala 기반 하드웨어 기술 언어인 Chisel을 포함하여 여러 언어가 RISC-V IP 코어 생성에 적용되었으며,[174] 이는 장치에 사용하기 위해 설계를 Verilog로 축소할 수 있다. RISC-V 프로세서 코어를 기술하고 해당 HDK (RTL, 테스트벤치 및 UVM) 및 SDK를 생성하는 데 사용된 CodAL 프로세서 기술 언어가 있다.[175] RISC-V International Compliance Task Group은 RV32IMC에 대한 GitHub 저장소를 가지고 있다.[176]

[https://openjdk.java.net/jeps/422 JEP 422: Linux/RISC-V 포트]는 이미 메인라인 OpenJDK 저장소에 통합되었다. Java 21+ Temurin OpenJDK는 Adoptium에서 RISC-V용으로 빌드할 수 있다.

6. 개발 도구

IAR 시스템즈, SEGGER, 라우터바흐 등 상용 개발 도구 업체에서 RISC-V 개발 환경을 제공하고 있다.[218][219][220] IAR 시스템즈는 RV32 32비트 RISC-V 코어와 확장 기능을 지원하는 "IAR Embedded Workbench for RISC-V"의 첫 번째 버전을 출시했으며, 향후 64비트 지원, 더 작은 RV32E 기반 명령 집합 지원, 기능 안전 인증 및 보안 솔루션을 포함할 예정이다. SEGGER는 자사의 디버깅 프로브 J-Link, 통합 개발 환경 Embedded Studio, RTOS embOS 및 임베디드 소프트웨어에 RISC-V 코어 지원을 추가했다.

GNU 컴파일러 모음(GCC) 툴체인(디버거인 GDB 포함), LLVM 툴체인, OVPsim 시뮬레이터(및 RISC-V 빠른 프로세서 모델 라이브러리), Spike 시뮬레이터, QEMU의 시뮬레이터(RV32GC/RV64GC)를 포함하여 오픈 소스 개발 도구도 활발히 개발되고 있다.

Chisel을 포함하여 여러 언어가 RISC-V IP 코어 생성에 적용되었으며,[174] 이는 장치에 사용하기 위해 설계를 Verilog로 축소할 수 있는 Scala 기반 하드웨어 기술 언어이다.

7. 한국에 미치는 영향

RISC-V는 개방형 명령어 집합 구조(ISA)로, 특정 기업에 종속되지 않고 누구나 자유롭게 사용할 수 있다. 이러한 특징은 대한민국 반도체 산업과 IT 생태계 전반에 영향을 미칠 수 있다.

하위 섹션에 긍정적 영향에 대한 내용이 이미 존재하므로, 여기서는 RISC-V가 한국에 미치는 영향에 대해 간략하게 언급한다. RISC-V는 Arm Ltd.나 MIPS Technologies와 같은 기존 프로세서 IP 기업에 지불해야 하는 로열티 부담을 줄여주고, 비밀 유지 계약과 같은 제약 없이 기술 개발을 가능하게 한다.[12][13][14]

삼성전자를 포함한 여러 기업들이 RISC-V 소프트웨어 생태계 (RISE) 이니셔티브에 참여하고 있다.[33]

7. 1. 긍정적 영향

RISC-V는 대한민국 반도체 산업의 기술 자립과 경쟁력 강화에 기여할 수 있다. RISC-V는 로열티가 없고 오픈 소스이기 때문에, Arm Ltd.나 MIPS Technologies와 같은 기존 프로세서 IP 기업에 지불해야 하는 로열티와 비밀 유지 계약 등의 부담을 줄일 수 있다.[12][13][14][20] 이는 국내 기업들이 자체적인 CPU 설계 역량을 키우고, 해외 기술 의존도를 낮추는 데 도움이 될 수 있다.

또한, RISC-V는 국내 IT 생태계 혁신을 촉진할 수 있다. RISC-V의 개방성과 확장성은 다양한 하드웨어 및 소프트웨어 기업들이 참여하여 새로운 기술과 서비스를 개발할 수 있는 환경을 제공한다. 설계자들은 명령어 집합이 하드웨어와 소프트웨어 사이의 핵심 인터페이스이므로, 좋은 명령어 집합이 개방되면 소프트웨어 비용을 줄이고 하드웨어 경쟁을 촉진할 수 있다고 주장한다.[20] 삼성전자를 포함한 여러 기업들이 참여하는 RISC-V 소프트웨어 생태계 (RISE) 이니셔티브는 이러한 가능성을 보여주는 사례 중 하나이다.[33]

참조

[1] 간행물 Instruction Sets Should Be Free: The Case For RISC-V http://www2.eecs.ber[...] EECS Department, University of California, Berkeley 2014-08-06
[2] 웹사이트 What Does RISC-V Stand For? A brief history of the open ISA https://semiengineer[...] Semiconductor Engineering 2021-03-29
[3] 웹사이트 About RISC-V https://riscv.org/ab[...] RISC-V International
[4] 웹사이트 RISC-V To Move HQ to Switzerland Amid Trade War Concerns https://www.eetimes.[...] EE Times Europe 2019-11-28
[5] 웹사이트 Frequently Asked Questions (FAQ) – RISC-V International https://riscv.org/ab[...] 2024-08-20
[6] 웹사이트 'Linux 5.17 Adds Support For "The First Usable, Low-Cost RISC-V Platform" {{!}} Michael Larabel, Phoronix – RISC-V International' https://riscv.org/ne[...] 2024-08-20
[7] 웹사이트 RISC-V - Debian Wiki https://wiki.debian.[...] 2024-08-13
[8] 웹사이트 riscv64 is now an official architecture https://lists.debian[...] 2024-08-13
[9] 웹사이트 RISC-V - Debian Wiki https://wiki.debian.[...] 2024-08-13
[10] 웹사이트 Alibaba claims it will launch a server-grade RISC-V processor this year https://www.tomshard[...] 2024-08-19
[11] 웹사이트 Akeana debuts RISC-V CPU designs on $100M budget, longs for an Arm wrestle https://www.theregis[...] 2024-08-19
[12] 웹사이트 A long look at how ARM licenses chips: Part 1 https://www.semiaccu[...] SemiAccurate 2013-08-07
[13] 웹사이트 How ARM licenses its IP for production: Part 2 https://www.semiaccu[...] SemiAccurate 2013-08-08
[14] 웹사이트 Wave Computing Closes Its MIPS Open Initiative with Immediate Effect, Zero Warning https://www.hackster[...] 2019-11-15
[15] 웹사이트 riscv-sodor: educational microarchitectures for risc-v isa https://github.com/u[...] Regents of the University of California 2019-10-25
[16] 웹사이트 CS 152 Laboratory Exercise 3 http://www-inst.eecs[...] Regents of the University of California 2015-02-12
[17] 웹사이트 CPU Architectures — The Linux Kernel documentation https://docs.kernel.[...] 2024-08-20
[18] 웹사이트 Libre-SOC Releases First Non-IBM OpenPOWER Chip in Decade https://www.tomshard[...] 2024-08-20
[19] 서적 2018 IEEE 12th International Symposium on Embedded Multicore/Many-core Systems-on-Chip (MCSoC) IEEE 2018-09
[20] 웹사이트 Instruction Sets Should be Free https://www2.eecs.be[...] Regents of the University of California 2016-11-15
[21] 간행물 'RISC-V {{sic|Geneology|hide=y}}' http://www.eecs.berk[...] 2016-01-24
[22] 간행물 SOAR Architecture http://www.eecs.berk[...] 1985
[23] 간행물 SPUR: A VLSI Multiprocessor Workstation http://www.eecs.berk[...] 1985-12
[24] 웹사이트 The RISC-V Instruction Set Manual, Volume I: Base User-Level ISA https://www2.eecs.be[...] Regents of the University of California 2011-05-13
[25] 뉴스 RISC rides again: New RISC-V architecture hopes to battle ARM and x86 by being totally open source https://www.extremet[...] 2014-08-21
[26] 뉴스 A new blueprint for microprocessors challenges the industry's giants https://www.economis[...] 2019-11-10
[27] 웹사이트 Design Automation Conference https://dac.com/ 2021-02-06
[28] 웹사이트 Members https://riscv.org/me[...] 2023-08-01
[29] 뉴스 U.S.-based chip-tech group moving to Switzerland over trade curb fears https://www.reuters.[...] 2019-11-26
[30] 웹사이트 Examining China's Grand Strategy For RISC-V https://jamestown.or[...] Jamestown Foundation 2023-12-18
[31] 웹사이트 RISC-V History - RISC-V International https://riscv.org/ri[...] 2020-05-14
[32] 웹사이트 Branding Guidelines – RISC-V International https://riscv.org/ab[...] 2024-06-23
[33] 웹사이트 The Linux Foundation Europe launches RISE, the RISC-V Software Ecosystem project https://techcrunch.c[...] 2024-12-13
[34] 보도자료 The Linley Group Announces Winners of Annual Analysts' Choice Awards http://linleygroup.c[...] The Linley Group 2018-01-21
[35] 웹사이트 Vector Extension https://github.com/r[...] RISC-V International 2021-11
[36] 웹사이트 RISC-V Profiles https://github.com/r[...] 2022
[37] 웹사이트 RISC-V Platform Specification https://github.com/r[...] 2021-12
[38] 웹사이트 A Complete 16-bit RVC https://groups.googl[...] RISC-V Foundation 2019-07-18
[39] 웹사이트 Proposal: Xcondensed, [a] ... Compact ... 16 bit standalone G-ISA https://groups.googl[...] Google Groups 2016-11-10
[40] 웹사이트 Improved Xcondensed https://groups.googl[...] RISC-V Foundation 2019-07-18
[41] 웹사이트 The RISC-V Microcontroller Profile https://github.com/e[...] 2018-04-05
[42] 간행물 Proposal: RV16E https://groups.googl[...] 2018-04-01
[43] 간행물 Proposal for Virtualization without H mode 2017-02-24
[44] 웹사이트 riscv-aclint/riscv-aclint.adoc at main · riscv/riscv-aclint https://github.com/r[...] 2024-01-02
[45] 웹사이트 Bit-Manipulation ISA-extensions https://github.com/r[...] RISC-V International 2021-11
[46] 웹사이트 RISC-V Bitmanip Extension Document Version 0.93 https://github.com/r[...] RISC-V Foundation 2021-01-10
[47] 웹사이트 RISC-V Cryptography Extensions Volume I Scalar & Entropy Source Instructions https://github.com/r[...] 2022-02-18
[48] 웹사이트 Instruction Summary for a "P" ISA Proposal https://docs.google.[...] ANDES Technologies 2020-01-13
[49] 웹사이트 Comprehensive RISC-V Solutions for AIoT https://riscv.org/wp[...] RISC-V Foundation 2018-06-30
[50] 웹사이트 RISC-V Vector Extension Proposal https://riscv.org/wp[...] Regents of the University of California 2016-03-14
[51] 웹사이트 Release Vector Extension 1.0, frozen for public review · riscv/Riscv-v-spec https://github.com/r[...]
[52] 웹사이트 A Case for MVPs: Mixed-Precision Vector Processors http://www.eecs.berk[...] Regents of the University of California 2016-03-14
[53] 웹사이트 Exploring the Design Space of SPMD Divergence Management on Data-Parallel Architectures http://www.eecs.berk[...] Regents of the University of California 2016-03-14
[54] 웹사이트 RISC-V Run Control Debug https://docs.google.[...] RISC-V Foundation 2017-01-20
[55] 웹사이트 RISC-V Debug Group > poll results https://groups.googl[...] RISC-V Foundation 2017-01-20
[56] 웹사이트 riscv-trace-spec https://github.com/r[...] 2020-01-13
[57] 웹사이트 UltraSoC Tackles RISC-V Support Challenge by Donating Trace Encoder https://www.eetimes.[...] Aspencore 2019-12-07
[58] 웹사이트 RISC-V Cores and SoC Overview https://github.com/r[...] RISC-V 2019-09-25
[59] 웹사이트 China Is All In on a RISC-V Future https://www.hpcwire.[...] 2024-01-08
[60] 웹사이트 270 Millionen Euro für CPUs und Beschleuniger: EuroHPC fördert RISC-V-Technik https://www.heise.de[...] 2022-12-21
[61] 웹사이트 A Europe fit for the digital age - European Commission https://commission.e[...] 2020-02-19
[62] 웹사이트 D1 https://www.allwinne[...]
[63] 웹사이트 RISC-V International Members https://riscv.org/me[...]
[64] 웹사이트 At CES2022 Bouffalo Shows its Matter Turnkey Solution https://www.eetimes.[...] 2022-01-17
[65] 웹사이트 CloudBEAR https://cloudbear.ru[...]
[66] 웹사이트 riscv/riscv-cores-list https://github.com/r[...] RISC-V 2021-02-06
[67] 웹사이트 Codasip announces RISC-V processor cores providing multi-core and SIMD capabilities https://www.newelect[...]
[68] 웹사이트 Codasip Joins RISC-V Foundation and Announces Availability of RISC-V Compliant Codix Processor IP https://www.design-r[...]
[69] 서적 ESP32-S2 Family Datasheet V1.1 https://www.espressi[...] Espressif Systems 2020
[70] 웹사이트 ESP32-C3 Family Datasheet V0.4 https://www.espressi[...] Espressif Systems 2020
[71] 웹사이트 Fraunhofer licensing fault-tolerant RISC core for safety-critical applications https://www.electron[...] 2022-04-13
[72] 웹사이트 GigaDevice Unveils The GD32V Series With RISC-V Core in a Brand New 32-bit General Purpose Microcontroller https://www.gigadevi[...] 2019-08-23
[73] 웹사이트 Sipeed Longan Nano - RISC-V GD32VF103CBT6 Development Board https://www.seeedstu[...] 2019-08-29
[74] 웹사이트 Pixel 6: Setting a new standard for mobile security https://security.goo[...] 2023-02-12
[75] 웹사이트 GreenWaves GAP8 is a Low Power RISC-V IoT Processor Optimized for Artificial Intelligence Applications https://www.cnx-soft[...] 2018-02-27
[76] 뉴스 AI Comes to Sensing Devices https://www.eetimes.[...] 2018-07-10
[77] 간행물 GreenWaves Technologies Announces Availability of GAP8 Software Development Kit and GAPuino Development Board https://greenwaves-t[...] 2018-05-22
[78] 웹사이트 IMG RTXM-2200 CPU https://www.imaginat[...] 2023-09-30
[79] 웹사이트 MIPS Rolls Out Its First RISC-V Processor Core – It's a Big 'Un https://www.eejourna[...] 2023-01-09
[80] 웹사이트 MIPS discloses first RISC-V chips coming in Q4 2022 https://www.theregis[...] 2022-05-11
[81] 웹사이트 Seagate Develops Own RISC-V Cores for Storage Controllers https://www.tomshard[...] 2020-12-09
[82] 웹사이트 HiFive1 https://www.sifive.c[...] 2018-07-10
[83] 웹사이트 Hi-Five1: Open-source Arduino-Compatible Development Kit https://www.crowdsup[...] 2016-12-02
[84] 웹사이트 FU540 SoC CPU https://www.sifive.c[...] 2018-10-24
[85] 뉴스 Chinese search giant Baidu invests in RISC-V chip technology startup StarFive https://www.reuters.[...] Reuters 2023-03-23
[86] 웹사이트 Chinese web giant Baidu backs RISC-V for the datacenter https://www.theregis[...] 2023-03-27
[87] 웹사이트 Syntacore https://syntacore.co[...] 2018-12-11
[88] 웹사이트 SCR1 is a high-quality open-source RISC-V MCU core in Verilog https://github.com/s[...] Syntacore 2020-01-13
[89] 웹사이트 RISC-V workshop proceedings https://riscv.org/pr[...] 2023-01-28
[90] 웹사이트 WinChipHead (WCH) https://www.wch-ic.c[...]
[91] 웹사이트 CH32V003 https://www.wch-ic.c[...] 2023-07-10
[92] 웹사이트 the-10-cent-risc-v-processor-ch32v003 https://www.eevblog.[...] 2023-07-10
[93] 웹사이트 Codasip and UltraSoC Combine on RISC-V http://www.electroni[...] Metropolis International Group, Ltd. 2016-11-23
[94] 뉴스 IIT-Madras powers up a desi chip https://www.thehindu[...] 2020-09-25
[95] 웹사이트 Meet India's Atmanirbhar Microprocessor chip 'Moushik', meant for IoT devices https://www.wionews.[...] 2020-09-24
[96] 웹사이트 India's homebrew RISC-V CPU debuts in cheap dev board https://www.theregis[...] 2024-03-06
[97] 웹사이트 进迭时空开发者社区 https://developer.sp[...] 2024-12-10
[98] 간행물 Re: [isa-dev] RISC V ISA for embedded systems https://groups.googl[...] 2016-11-10
[99] 웹사이트 C-DAC announces Tech Conclave 2019 2019-04-12
[100] 웹사이트 India selects RISC-V for semiconductor self-sufficiency contest: Use these homegrown cores to build kit https://www.theregis[...] 2021-07-09
[101] 웹사이트 VEGA MICROPROCESSORS https://vegaprocesso[...] 2021-07-09
[102] 웹사이트 NOEL-V Processor https://www.gaisler.[...] 2020-01-14
[103] 웹사이트 Esperanto exits stealth mode, aims at AI with a 4,096 core 7nm RISC-V monster https://fuse.wikichi[...] 2018-01-01
[104] 웹사이트 Esperanto ET-SoC-1 1092 RISC-V AI Accelerator Solution at Hot Chips 33 https://www.servethe[...] 2021-08-24
[105] 웹사이트 PULPino GitHub project https://github.com/p[...] 2018-02-02
[106] 웹사이트 PULP Platform https://pulp-platfor[...] 2018-02-02
[107] 웹사이트 Accelerator Stream https://www.european[...] 2020-02-22
[108] 웹사이트 How the European Processor Initiative is Leveraging RISC-V for the Future of Supercomputing RISC-V International 2023-01-28
[109] 웹사이트 RISC-V boffins lay out a plan for bringing the architecture to high-performance computing https://www.theregis[...] 2021-07-09
[110] 웹사이트 IIT Madras Develops and Boots up MOUSHIK Microprocessor for IoT Devices https://www.iitm.ac.[...] 2021-07-09
[111] AV media NVIDIA RISC V Evaluation Story https://www.youtube.[...] Youtube 2016-07
[112] 웹사이트 RV64X: A Free, Open Source GPU for RISC-V https://www.eetimes.[...] 2021-02-09
[113] 웹사이트 SiFive Announces First RISC-V OoO CPU Core: The U8-Series Processor IP https://www.anandtec[...] 2019-10-30
[114] 간행물 Ventana Develops RISC-V Chiplet 2021-12-13
[115] 웹사이트 RISC-V Chiplet Startup Raises $38m, Targets Data Center Compute https://www.eetimes.[...] 2021-09-06
[116] 웹사이트 研究布局 https://damo.alibaba[...] 2024-08-13
[117] 웹사이트 Tech to the Future https://damo.alibaba[...] 2024-08-13
[118] 웹사이트 China's Alibaba is making a 16-core, 2.5 GHz RISC-V processor https://www.techspot[...] 2019-07-30
[119] 웹사이트 Alibaba open sources four RISC-V cores: XuanTie E902, E906, C906 and C910 https://www.cnx-soft[...] 2021-10-20
[120] 웹사이트 Examining China's Grand Strategy For RISC-V https://jamestown.or[...] 2024-08-13
[121] 웹사이트 Alibaba claims it will launch a server-grade RISC-V processor this year https://www.tomshard[...] 2024-09-14
[122] 웹사이트 rocket-chip https://github.com/u[...] RISC-V International 2016-11-11
[123] 웹사이트 riscv-boom https://github.com/r[...] Regents of the University of California 2020-03-29
[124] Github XiangShan https://github.com/O[...]
[125] 뉴스 XiangShan open-source 64-bit RISC-V processor to rival Arm Cortex-A76 https://www.cnx-soft[...] CNX Software
[126] 웹사이트 Chinese chip designers hope to topple Arm's Cortex-A76 with XiangShan RISC-V design https://www.theregis[...] 2024-08-13
[127] 웹사이트 Offengelegter RISC-V-Chip aus China soll an ARM Cortex-A76 heranreichen https://www.heise.de[...] 2024-08-13
[128] 웹사이트 Two 64-bit RISC-V cores debut: StarFive Dubhe and CAS Nanhu https://linuxgizmos.[...] 2024-08-13
[129] 웹사이트 PicoRV32 - A Size-Optimized RISC-V CPU https://github.com/c[...] 2020-02-27
[130] 웹사이트 MIPT-MIPS: Cycle-accurate pre-silicon simulator of RISC-V and MIPS CPUs https://github.com/M[...]
[131] 웹사이트 MIPS syscall functions available in MARS https://courses.miss[...] 2023-05-28
[132] 웹사이트 SERV - The serial RISC-V CPU https://github.com/o[...] 2023-09-25
[133] 웹사이트 SERV: 32-bit is the New 8-bit https://www.award-wi[...] RISC-V Foundation 2023-09-25
[134] 웹사이트 CoreScore Benchmark Sees New Record with 10,000 RISC-V Cores on One FPGA https://fossi-founda[...] FOSSi Foundation 2023-09-25
[135] 웹사이트 PULP: Parallel Ultra Low Power https://www.pulp-pla[...] ETH Zurich, University of Bologna 2016-08-05
[136] 웹사이트 Western Digital Rolls-Out Two New SweRV RISC-V Cores For Microcontrollers https://www.anandtec[...] 2021-02-09
[137] 웹사이트 Western Digital Reveals SweRV RISC-V Core, Cache Coherency over Ethernet Initiative https://www.anandtec[...] 2019-05-23
[138] 웹사이트 Western Digital Releases SweRV RISC-V Core Source Code https://abopen.com/n[...] 2019-01-28
[139] Github chipsalliance/Cores-SweRV
[140] 간행물 neorv32 https://github.com/s[...] 2021-09-09
[141] 간행물 Wren6991/Hazard3 https://github.com/W[...] 2024-08-08
[142] 웹사이트 Raspberry Pi Pico 2, our new $5 microcontroller board, on sale now https://www.raspberr[...] 2024-08-08
[143] 웹사이트 World's First RISC-V Laptop Roma Officially Delivered: 8GB RAM and Pre-installed with Domestic OS https://www.gizmochi[...] 2024-09-13
[144] 웹사이트 ROMA is officially released! https://deepcomputin[...] 2024-09-13
[145] 웹사이트 World's First Laptop with RISC-V Processor Now Available https://www.tomshard[...] 2024-09-14
[146] 웹사이트 Alibabas RISC-V-Prozessor XuanTie C910 lieferbar https://www.heise.de[...] 2024-09-14
[147] 웹사이트 The world's first RISC-V laptop gets a big upgrade — DeepComputing doubled the core count, increased clocks to 2 GHz, and added AI capabilities https://www.tomshard[...] 2024-09-14
[148] 웹사이트 The world's first RISC-V laptop gets a big upgrade — DeepComputing doubled the core count, increased clocks to 2 GHz, and added AI capabilities https://www.tomshard[...] 2024-11-27
[149] 웹사이트 SpacemiT K1 8 core RISC-V chip Brief https://docs.banana-[...] 2024-11-27
[150] 웹사이트 World's first RISC-V Laptop gets a MASSIVE upgrade and equips with Ubuntu https://canonical.co[...] 2024-09-14
[151] 웹사이트 World's first RISC-V Laptop gets a MASSIVE upgrade and equips with Ubuntu – RISC-V International https://riscv.org/ne[...] 2024-09-14
[152] 웹사이트 Introducing a new RISC-V Mainboard from DeepComputing https://frame.work/b[...] 2024-12-06
[153] 웹사이트 DeepComputing Launches Early Access Program for DC-ROMA RISC-V Mainboard for Framework Laptop 13 https://deepcomputin[...] 2024-12-09
[154] 웹사이트 Debian GNU/Linux port for RISC-V 64 https://groups.googl[...] 2018-07-19
[155] 웹사이트 Architectures/RISC-V https://fedoraprojec[...] Red Hat 2016-09-26
[156] 웹사이트 Booting our RISC-V images https://www.haiku-os[...] 2021-11-07
[157] 웹사이트 World's first RISC-V laptop with Ubuntu preloaded touts AI smarts and octa-core chip https://www.theregis[...] 2024-08-19
[158] 웹사이트 World's first RISC-V Laptop gets a massive upgrade and equips with Ubuntu https://canonical.co[...] 2024-08-19
[159] 웹사이트 U-Boot port on RISC-V 32-bit is available https://groups.googl[...] Microsemi 2017-02-15
[160] Github HewlettPackard/RiscVEdk2
[161] 웹사이트 RISC-V, seL4 https://docs.sel4.sy[...] Commonwealth Scientific and Industrial Research Organisation (CSIRO) 2018-07-13
[162] 웹사이트 heshamelmatary https://github.com/h[...] 2018-07-13
[163] 웹사이트 MultiZone Secure IoT Stack, the First Secure IoT Stack for RISC-V https://hex-five.com[...] Hex Five Security, Inc. 2019-02-22
[164] 웹사이트 Pharos https://sourceforge.[...] 2020-04-01
[165] 웹사이트 ANGEL is a Javascript RISC-V ISA (RV64) Simulator that runs riscv-linux with BusyBox. https://riscv.org/so[...] 2019-01-17
[166] 웹사이트 Boot RISC-V Linux in your web browser! https://live-risc-v.[...] 2020-09-04
[167] 웹사이트 ANGEL – RISC-V http://riscv.org.s3-[...] 2020-09-04
[168] 웹사이트 Documentation/Platforms/RISCV https://wiki.qemu.or[...] 2020-05-07
[169] 논문 CREATOR: An Educational Integrated Development Environment for RISC-V Programming 2024-05-29
[170] conference CREATOR: Simulador didáctico y genérico para la programación en ensamblador https://zenodo.org/r[...] 2021-07-23
[171] conference A new generic simulator for the teaching of assembly programming https://ieeexplore.i[...] IEEE 2022-08-02
[172] 문서 CREATOR Web with RISC-V example
[173] 문서 CREATOR source code on GitHub
[174] 웹사이트 Chisel: Constructing Hardware in a Scala Embedded Language https://chisel.eecs.[...] Regents of the University of California 2015-02-12
[175] 웹사이트 Codasip Studio https://codasip.com/[...] 2021-02-19
[176] 간행물 riscv/riscv-compliance https://github.com/r[...] RISC-V 2021-02-12
[177] 웹사이트 RISC-V Debugger https://www.lauterba[...]
[178] 웹사이트 Lauterbach and SiFive Bring TRACE32 Support for High-Performance RISC-V Cores https://www.sifive.c[...]
[179] 웹사이트 TRACE32 supports SiFive's RISC-V trace https://www.lauterba[...] 2021-03-06
[180] 웹사이트 SEGGER Adds Support for SiFive's Coreplex IP to Its Industry Leading J-Link Debug Probe https://www.segger.c[...] 2017-09-19
[181] 웹사이트 PR: SEGGER Embedded Studio supports RISC-V architecture https://www.segger.c[...] 2017-11-23
[182] 웹사이트 PR: SEGGER presents RTOS, stacks, middleware for RISC-V https://www.segger.c[...] 2017-12-08
[183] 웹사이트 Siemens Acquires UltraSoC for SoC Lifecycle Product Suite https://www.eetimes.[...] 2023-07-12
[184] 웹사이트 RISC-V is an open standard Instruction Set Architecture (ISA) enabling a new era of processor innovation through open collaboration https://riscv.org/ab[...] RISC-V International 2023-06-17
[185] 웹사이트 Insider's Computer Dictionary：ロード／ストア・アーキテクチャ とは？ - ＠IT https://atmarkit.itm[...] 2024-03-29
[186] 웹사이트 ロード・ストア命令 - くみこみックス http://mix.kumikomi.[...] 2024-03-29
[187] 문서 Privileged ISA Specification https://riscv.org/sp[...] RISC-V International
[188] 웹사이트 Instruction Sets Should be Free https://www2.eecs.be[...] Regents of the University of California 2016-11-15
[189] 웹사이트 A long look at how ARM licenses chips: Part 1 https://semiaccurate[...] SemiAccurate 2018-07-21
[190] 웹사이트 Draft Privileged ISA Specification 1.9 https://riscv.org/sp[...] RISC-V Foundation 2016-08-30
[191] 간행물 RISC I: A reduced instruction set VLSI computer 1981
[192] 간행물 The RISC II micro-architecture 1983-08
[193] 간행물 Architecture of SOAR: Smalltalk on a RISC https://doi.org/10.1[...] 1984
[194] 간행물 A VLSI chip set for a multiprocessor workstation. I. An RISC microprocessor with coprocessor interface and support for symbolic processing https://doi.org/10.1[...] 2023-11-28
[195] 웹사이트 Turing Prize Winners Paved Way to Smartphone Chips https://www.wired.co[...] 2018-03-21
[196] 웹사이트 AndeStar Architecture http://www.andestech[...] 2018-07-19
[197] 웹사이트 Google, Oracle and HP Join RISC-V https://www.eetimes.[...] UBM 2016-02-11
[198] 웹사이트 Members at a Glance https://riscv.org/me[...] 2018-01-02
[199] 뉴스 グーグル、オラクル、HPEなどがRISCプロセッサのオープンな命令セットを開発する「RISC-V」参加へ https://atmarkit.itm[...] 2016-01-05
[200] 뉴스 U.S.-based chip-tech group moving to Switzerland over trade curb fears https://www.reuters.[...] 2019-11-25
[201] 웹사이트 Branding Guidelines https://riscv.org/ab[...] 2023-01-17
[202] 웹사이트 RISC-V Cores and SoC Overview https://github.com/r[...] RISC-V 2019-10-05
[203] 웹사이트 China's Alibaba is making a 16-core, 2.5 GHz RISC-V processor https://www.techspot[...] 2019-07-30
[204] 웹사이트 openc910 https://github.com/T[...] 2021-10-30
[205] 웹사이트 openc906 https://github.com/T[...] 2021-10-30
[206] 웹사이트 opene906 https://github.com/T[...] 2021-10-30
[207] 웹사이트 opene902 https://github.com/T[...] 2021-10-30
[208] 웹사이트 Andes Technology https://riscv.org/me[...] 2018-07-10
[209] 웹사이트 Codasip and UltraSoC Combine on RISC-V http://www.electroni[...] Metropolis International Group, Ltd. 2016-11-23
[210] 웹사이트 GigaDevice Unveils The GD32V Series With RISC-V Core in a Brand New 32-bit General Purpose Microcontroller https://www.gigadevi[...]
[211] 웹사이트 Sipeed Longan Nano - RISC-V GD32VF103CBT6 Development Board https://www.seeedstu[...] 2019-08-29
[212] 웹사이트 GreenWaves GAP8 is a Low Power RISC-V IoT Processor Optimized for Artificial Intelligence Applications https://www.cnx-soft[...] 2018-03-04
[213] 뉴스 AI Comes to Sensing Devices https://www.eetimes.[...] EE Times 2018-07-10
[214] 간행물 GreenWaves Technologies Announces Availability of GAP8 Software Development Kit and GAPuino Development Board https://greenwaves-t[...] 2018-05-22
[215] 웹사이트 Western Digital Reveals SweRV RISC-V Core, Cache Coherency over Ethernet Initiative https://www.anandtec[...] 2019-05-23
[216] 웹사이트 Western Digital Releases SweRV RISC-V Core Source Code https://abopen.com/n[...] 2019-10-02
[217] Github https://github.com/c[...]
[218] 웹사이트 SEGGER Adds Support for SiFive's Coreplex IP to Its Industry Leading J-Link Debug Probe https://www.segger.c[...] 2017-09-19
[219] 웹사이트 PR: SEGGER Embedded Studio supports RISC-V architecture https://www.segger.c[...] 2017-11-23
[220] 웹사이트 PR: SEGGER presents RTOS, stacks, middleware for RISC-V https://www.segger.c[...] 2017-12-08
[221] 웹사이트 HiFive1 https://www.sifive.c[...] 2018-07-10
[222] 웹사이트 Hi-Five1: Open-source Arduino-Compatible Development Kit https://www.crowdsup[...] 2016-12-02
[223] 웹사이트 FU540 SoC CPU https://www.sifive.c[...] 2018-10-24
[224] 웹사이트 CloudBEAR https://cloudbear.ru[...] 2018-10-16
[225] 웹사이트 Syntacore https://syntacore.co[...] 2018-12-11
[226] 웹사이트 SCR1, open-source RISC-V core https://github.com/s[...] 2018-12-11
[227] 웹사이트 RISC-V workshop proceedings https://riscv.org/20[...] 2018-12-11
[228] 메일링리스트 Re: [isa-dev] RISC V ISA for embedded systems https://groups.googl[...] 2016-11-10
[229] 웹사이트 C-DAC announces Tech Conclave 2019 https://timesofindia[...] 2019-04-12
[230] 웹사이트 NOEL-V Processor https://www.gaisler.[...] 2020-01-14
[231] 웹사이트 Esperanto exits stealth mode, aims at AI with a 4,096 core 7nm RISC-V monster https://fuse.wikichi[...] 2018-01-02
[232] 웹사이트 PULPino GitHub project https://github.com/p[...] 2018-02-02
[233] 웹사이트 Accelerator Stream https://www.european[...] 2020-02-22
[234] 웹사이트 How the European Processor Initiative is Leveraging RISC-V for the Future of Supercomputing https://riscv.org/20[...] RISC-V International 2020-04-09
[235] AV media NVIDIA RISC V Evaluation Story https://www.youtube.[...] Youtube 2016-07
[236] 웹사이트 SiFive Announces First RISC-V OoO CPU Core: The U8-Series Processor IP https://www.anandtec[...] 2019-11-14
[237] 문서 ロケット号
[238] 웹사이트 rocket-chip https://github.com/u[...] RISC-V International 2016-11-11
[239] 웹사이트 riscv-boom https://github.com/r[...] Regents of the University of California 2020-03-29
[240] 문서 「きかんしゃトーマス」を題材にした童話に出てくる架空の列車の島に由来
[241] 웹사이트 ucb-bar/riscv-sodor https://github.com/u[...] Regents of the University of California 2019-10-25
[242] 웹사이트 picorv32 https://github.com/c[...] 2020-02-27
[243] 웹사이트 scr1 https://github.com/s[...] Syntacore 2020-01-13
[244] 웹사이트 PULP: Parallel Ultra Low Power https://www.pulp-pla[...] ETH Zurich, University of Bologna 2016-08-05
[245] 논문 mmRISC-1 : RISC-V RV32IMAFC Core for MCU https://github.com/m[...] 2023-06-28
[246] 웹사이트 RISC-V, seL4 https://docs.sel4.sy[...] Commonwealth Scientific and Industrial Research Organisation (CSIRO) 2018-07-13
[247] 웹사이트 heshamelmatary https://github.com/h[...] 2018-07-13
[248] 웹사이트 ANGEL is a Javascript RISC-V ISA (RV64) Simulator that runs riscv-linux with BusyBox. JavaScript 2019-01-17
[249] 웹사이트 Draft Privileged ISA Specification 1.9 https://riscv.org/sp[...] RISC-V Foundation 2016-08-30
[250] 웹사이트 FreeBSD Wiki: RISC-V https://wiki.freebsd[...]
[251] 웹사이트 FreeBSD Foundation: Initial FreeBSD RISC-V Architecture Port Committed https://freebsdfound[...]
[252] 웹사이트 Debian GNU/Linux port for RISC-V 64 https://groups.googl[...] Google 2018-07-19
[253] 웹사이트 Architectures/RISC-V https://fedoraprojec[...] Red Hat 2016-09-26
[254] 웹사이트 U-Boot port on RISC-V 32-bit is available https://groups.googl[...] Microsemi 2017-02-15
[255] 웹인용 Contributors https://riscv.org/co[...] Regents of the University of California 2014-08-25
[256] 웹인용 Rocket Core Generator http://riscv.org/dow[...] Regents of the University of California 2014-10-01
[257] 웹인용 The RISC-V Instruction Set Manual, Volume I: Base User-Level ISA version 2.2 https://riscv.org/sp[...] University of California, Berkeley 2017-05-25
[258] 웹인용 ucb-bar/riscv-sodor https://github.com/u[...] Regents of the University of California 2015-02-12
[259] 웹인용 SHAKTI Processor Project http://rise.cse.iitm[...] Indian Institute of Technology Madras 2014-09-15
[260] 웹인용 CS 152 Laboratory Exercise 3 http://www-inst.eecs[...] Regents of the University of California 2015-02-12
[261] 웹인용 A long look at how ARM licenses chips: Part 1 http://semiaccurate.[...] SemiAccurate 2013
[262] 웹인용 Instruction Sets Should be Free https://www2.eecs.be[...] Regents of the University of California 2016-11-15
[263] 뉴스 "오픈소스 동맹도 싹 잘라라"…미중 갈등, ARM 대항마 RISC-V에도 불똥 https://sedaily.com/[...] 서울경제 2023-10-09
[264] 저널 The Case for the Reduced Instruction Set Computer http://dl.acm.org/ci[...] 1980-10
[265] 웹인용 Amber ARM-compatible core http://opencores.org[...] OpenCores 2014-08-26
[266] 웹인용 ARM4U http://opencores.org[...] OpenCores 2014-08-26
[267] 웹인용 Instruction Sets Should be Free https://www2.eecs.be[...] Regents of the University of California 2016-11-15
[268] 웹인용 Google, Oracle and HP Join RISC-V http://www.eetimes.c[...] UBM 2016-02-11
[269] 웹인용 보관된 사본 https://riscv.org/me[...] 2017-08-24
[270] 웹사이트 Draft Privileged ISA Specification 1.9 https://riscv.org/sp[...] RISC-V Foundation 2016-08-30
[271] 뉴스 퀄컴, ARM 의존도 낮춘다…‘RISC-V 웨어러블 플랫폼’ 개발 https://www.thelec.k[...] 2023-10-18


본 사이트는 AI가 위키백과와 뉴스 기사,정부 간행물,학술 논문등을 바탕으로 정보를 가공하여 제공하는 백과사전형 서비스입니다.
모든 문서는 AI에 의해 자동 생성되며, CC BY-SA 4.0 라이선스에 따라 이용할 수 있습니다.
하지만, 위키백과나 뉴스 기사 자체에 오류, 부정확한 정보, 또는 가짜 뉴스가 포함될 수 있으며, AI는 이러한 내용을 완벽하게 걸러내지 못할 수 있습니다.
따라서 제공되는 정보에 일부 오류나 편향이 있을 수 있으므로, 중요한 정보는 반드시 다른 출처를 통해 교차 검증하시기 바랍니다.

문의하기 : help@durumis.com